KR19990063186A - 소자 성능 측정에 의해 근접 효과를 정량화하는 방법 및 장치 - Google Patents
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Abstract
집적 회로의 제조 동안에 일어나는 근접 효과를 정량화하는 개선된 기술이 개시되어 있다. 개선된 기술은 근접 효과를 정량화하기 위해 반도체 웨이퍼 상에 형성된 능동 형상부를 사용한다. 개선된 기술에 따르면, 능동 형상부에 대한 소자 성능량이 측정되고, 다음 측정된 소자 성능량에 따라 능동 형상부에 대한 형상부 길이가 결정된다. 다음 제조 공정이 결정된 형상부 길이에 근거하여 평가 및/또는 보상될 수 있다. 일 예로, 능동 형상부는 MOS 트랜지스터이고 소자 성능량은 전류일 수 있다.
Description
본 발명은 반도체 제조, 특히 집적 회로를 제조하는 동안 발생하는 근접효과에 대한 보상에 관한 것이다.
포토리소그래피는 집적 회로 제조의 중요한 부분이다. 포토리소그래피에 있어서, 방사광원과 반도체 웨이퍼 상의 감광성 레지스트(포토레지스트)층 사이에 삽입된 마스크 또는 레티클 상에 불투명 패턴이 형성된다. 포토레지스트의 극성이 양성이면, 포토레지스트 중 방사광원에 노광된 부분이 쉽게 용해되거나 이어지는 현상 단계에서 제거된다. 양성 포토레지스트의 노광되지 않은 부분은 다중화되어 현상 단계에서 제거되지 않는다. 포토레지스트의 노광된 부분이 용해 및 제거된 후에, 웨이퍼는 잔류하는 패턴 형성된 포토레지스트층을 보호층으로 사용하여 예를 들어 도펀트의 증착을 차단하거나 잔류 포토레지스트 아래에 있는 하나 이상의 층의 에칭을 방지한다.
투사 포토리소그래피 공정 중의 한 형태는 웨이퍼에 가까이 위치한 (전체 웨이퍼 패턴을 포함하는) 마스크를 사용한다. 이 공정에서는 마스크 패턴을 웨이퍼 표면에 정렬시키는데 렌즈 시스템에 필요하지 않다. 다른 형태의 투사 포토리소그래피 공정은 웨이퍼로부터 어느 정도 떨어진 마스크를 사용하는데, 마스크와 웨이퍼 사이에 렌즈 시스템이 삽입되어 마스크 패턴을 전체 웨이퍼 상에 정렬시키는데 사용된다.
개선된 형태의 투사 포토리소그래피 공정은 레티클을 사용하는데, 이는 하나의 다이(die) 또는 웨이퍼의 비교적 작은 부분에 대한 패턴을 포함한다. 이 공정은 스테퍼를 사용하는데, 레티클은 통상 웨이퍼로부터 50㎝ 내지 1m 떨어져 설치되며, 렌즈 시스템이 레티클 패턴을 웨이퍼의 작은 부분에 정렬하여 포토레지스트를 노광시킨다. 다음 웨이퍼는 레티클 패턴에 대해 약간 이동되고, 전체 웨이퍼가 동일한 레티클에 의해 반복된 패턴으로 노광될 때까지 노광 공정이 반복된다.
공지된 바와 같이, 어떤 포토리소그래피 공정을 이용할 때의 패턴 분해능에 있어서의 주요 제한 인자는 빛의 회절이며, 빛은 마스크 또는 레티클 패턴의 둘레에서 휘어진다. 회절에 의해, 패턴이 웨이퍼 표면으로 투사될 때 마스크 또는 레티클 패턴이 약간 왜곡된다. 이러한 왜곡은 종종 근접 효과라고 불린다.
통상의 마스크와 레티클을 사용하는 통상의 투사 포토리소그래피 방법으로는, 웨이퍼 표면에 형성되는 밀집한 패턴의 라인들 내에서의 라인 폭이 격리된 라인들의 라인 폭보다 더 좁으며, 마스크 또는 레티클 상의 모든 라인 폭이 동일할 때에도 마찬가지이다. 이는 양성 포토레지스트가 사용되고, 마스크 또는 레티클의 불투명한 부분이 웨이퍼 표면상에 형성될 라인 및 다른 형상부(feature)에 대응되는 경우이다. 음성 포토레지스트가 사용될 경우에는, 마스크 또는 레티클의 투명한 부분이 웨이퍼 표면상에 형성될 라인 및 다른 형상부에 대응되기 때문에, 효과는 반대로 된다.
따라서, 결과적으로 웨이퍼는 형상부가 격리되어 있는지 밀집 패턴 내에 있는지에 다른 형상부 크기를 포함한다. 이로써 형상부 크기는 예측 불가하게 된다. 집적회로 설계 분야의 당업자는 예측 불가한 형상부 크기로부터 발생하는 전기적 특성의 차이와 같은 여러 문제를 알고 있을 것이다. 어떤 경우든지 다른 주위 형상부의 영향으로 인한 형상부 크기의 변화는 근접 효과로 알려져 있다. 비록 아래에서는 형상부가 라인이라고 가정하지만, 형상부는 어떠한 기하학적 형상이라도 무방하며 라인에 한정되지 않는다.
도 1a 및 도 1b는 간단한 금속 공정에 관한 근접 효과를 도시하고 있다. 도 1a에서, 웨이퍼(10)는 그 표면상에 이산화실리콘(12)으로 형성된 패턴이 형성되지 않은 층을 가진다. 다음으로 통상 알루미늄인 금속층(14)이 통상적인 기술을 사용하여 웨이퍼(10) 표면상에 이산화실리콘(12) 위에 증착된다. 다음 양성 포토레지스트층이 웨이퍼(10)의 표면 위로 스핀되어 웨이퍼 표면을 완전히 덮는다. 다음, 공지 기술을 사용하여 웨이퍼 표면이 레티클 패턴을 따라 레티클을 통한 방사광에 선택적으로 노광된다. 레티클 패턴은 차단부(16, 18)로 나타나 있으며, 이는 포토레지스트를 노광하는데 사용되는 램프로부터의 빛(방사광)을 차단한다. 하방 화살표는 램프로부터의 부분적으로 간섭하는 방사광(20)을 나타낸다. 렌즈(22)는 레티클의 패턴을 웨이퍼(10)의 표면에 정렬한다. 도 1a의 그래프의 X축은 웨이퍼(10) 표면에서의 거리이며, 그래프의 Y축은 웨이퍼(10) 표면상의 결과적인 빛의 강도를 나타낸다.
웨이퍼 표면에서의 빛의 강도에서 알 수 있는 바와 같이, 빛의 회절로 인해 광차단부(16, 18) 아래에 어느 정도 낮은 레벨의 빛의 강도가 존재하며, 이는 직선 경로로 진행하는 광파가 광차단부(16, 18) 주위에서 구부러지기 때문이다. 따라서, 빛의 회절로 인해 부가적인 포토레지스트 영역이 노광된다. 회절의 결과 방사광(20)으로부터의 광파는 서로 보강 간섭 또는 상쇄 간섭을 일으킨다. 따라서, 보강 간섭으로 인해 빛의 강도가 증가되는 경우에는 포토레지스트가 훨씬 더 많이 노광될 것이다. 당업계에 공지된 바와 같이 회절의 정도는 광간섭, 사용된 렌즈의 구경, 및 다른 인자들의 함수이다.
설명 목적상 임계 강도 레벨 LTH을 초과하는 빛에 노광된 어떠한 포토레지스트도 포토레지스트의 현상 동안 용해된다고 가정한다. 이 임계 광강도 레벨 LTH은 도 1a에서의 그래프의 Y축 상에 나타나 있다.
웨이퍼(10)가 광 패턴에 충분히 노광되고 노광된 포토레지스트가 제거된 후에, 포토레지스트 부분(24)이 남게 된다. 이 예에서, 포토레지스트 부분(24)의 폭은 0.74미크론이다. 다음, 노광된 금속층(14)은 공지된 기술을 사용하여 이방성 에칭되며, 그 후 포토레지스트 부분(24)은 포토레지스트 스트리퍼로 제거된다. 다음 남은 산화물(12)이 바라는 대로 제거된다. 병렬 금속 라인(26, 28)을 포함하는 금속 패턴이 남게되며, 그 기하학적 형상은 광차단부(16, 18)의 기하학적 형상과 광차단부 사이의 간격에 의해 규정된다. 광차단부(16, 18)의 폭은 0.4미크론의 금속 라인 폭에 대응된다. 이 예에서, 금속 라인들(26, 28)의 중심 사이의 피치 또는 거리는 3미크론이다. 따라서, 이 예에서, 병렬 금속 라인(26, 28)에 대해 3미크론의 피치는 충분히 커서 광차단부(16)로부터의 회절이 금속 라인(28)의 모양에 영향을 미치지 않으며 광차단부(18)로부터의 회절이 금속 라인(26)의 모양에 영향을 미치지 않는다.
도 1b는 유사한 예를 도시하고 있는데, 패턴 형성된 금속 라인들(30, 31, 32)은 도 1a의 금속 라인들(26, 28)의 경우보다 더 작은 피치(즉, 더 큰 밀도)를 가진다. 여기서, 금속 라인들(30, 31, 32) 사이의 피치는 1.5미크론이다. 도시된 바와 같이, 비록 레티클의 광차단부(40-42)의 폭이 도 1a에서의 광차단부(16, 18)의 폭과 동일하지만 결과적인 금속 라인들(30, 31, 32)의 길이는 0.74미크론 미만이다. 이는 광차단부(40-42)가 서로 충분히 가까이 위치하여 광차단부(40, 42)로부터의 회절이 광차단부(41)의 중심 아래에 놓인 더 많은 양의 포토레지스트가 임계 강도 LTH이상에 노광되도록 하기 때문이다. 또한, 광차단부(41)로부터의 회절 효과는 광차단부(40, 42) 아래에 놓인 더 많은 양의 포토레지스트가 임계 강도 LTH이상에 노광되도록 한다. 결과적으로, 금속 라인(31)은 금속 라인들(30, 32) 보다 더 좁게 되는데, 이는 광차단부(40, 42)로 인한 회절에 의해 금속 라인(31)의 길이가 양측에서 감소되기 때문이다.
도 1a 및 도 1b와 관련하여 상기 설명된 근접 효과의 바람직하지 않은 결과는 대표적 예이다. 한편, 근접 효과는 형상부의 기하학적 형상 또는 재료에 관계없이 포토리소그래피 공정에서는 고유한 것이다.
부가적으로, 반도체 웨이퍼 상의 형상부를 에칭하는 것도 바람직하지 않은 근접 효과를 유도한다. 여기서, 근접 효과는 빛의 회절에 기인하는 것이 아니라 남아 있는 다중체 또는 반도체로부터 제거된 재료를 운반하는 것에 기인한다. 어떤 경우든지 근접 효과는 에칭되는 형상부가 격리되어 있는가 아니면 다른 형상부의 밀집 패턴 내에 있는가에 따라 에칭 공정이 서로 다른 에칭률을 가지도록 한다. 예를 들어, 형상부가 밀집 패턴으로 형성되어 있으면 결과적 에칭률이 높고, 형상부가 서로 어느 정도 격리되어 있으면 결과적 에칭률은 낮다.
따라서, 집적회로의 제조에 리소그래피 및 에칭 공정이 사용될 때는, 근접 효과의 영향을 모니터하고 이를 교정해야 한다. 근접 효과의 모니터링은 통상 리소그래피 및 에칭 공정에 의해 형성되는 결과적 형상부의 길이를 측정함에 의해 이루어진다. 통상적으로, 리소그래피 및 에칭 공정으로부터의 결과적 형상부의 길이는 저항법 또는 전자현미경에 의해 측정된다. 전자현미경은 길이를 정확히 측정하는데 사용되지만 비싸고 시간이 많이 들고 집적회로에 피해를 입히므로 대개 현실적 방법이 아니다. 저항법의 경우 형성된 형상부의 시트 저항이 측정된다. 다음 형성된 형상부의 길이를 계산하는데 시트 저항이 사용된다. 그후, 이들 측정된 길이들이 형상부에 대해 의도한 길이와 비교되어, 그 편차가 허용 레벨을 넘을 경우에는 광 근접 교정(OPC)이 실행되어 레티클을 변경하여 근접 효과를 보상한다.
형상부의 길이를 측정하기 위한 통상적인 저항법의 한 가지 문제는 많은 경우에 측정된 저항이 측정되는 형상부의 길이와 정확히 대응하지 않는다는 것이다. 이 경우 측정된 저항으로부터 계산되는 길이는 정확도가 떨어진다. 그 결과 근접 효과는 정확히 정량화될 수 없다.
대체로 본 발명은 집적회로의 제조 동안 근접 효과를 정량화하기 위한 개선된 기술에 관한 것이다. 상기 종래 기술 상의 방법들이 길이 및 근접 효과를 정확하게 측정 및 정량화할 수 없던 것에 비추어, 본 발명은 능동 형상부의 소자 성능량을 이용하여 이를 통해 소자의 길이 및 근접 효과를 정량적으로 정확하게 측정하는 것을 목적으로 한다.
도 1a 및 도 1b는 간단한 금속 공정에서의 근접 효과에 관한 도.
도 2는 드레인, 게이트, 및 소스가 기판 상에 형성된 MOS 트랜지스터의 횡단면도.
도 3a는 본 발명의 일 실시예에 따른 테스트 소자에 관한 도.
도 3b는 도 3a에 도시된 테스트 소자의 횡단 사시도.
도 4는 본 발명의 다른 실시예에 따른 테스트 소자에 관한 도.
도 5는 본 발명의 일 실시예에 따른 반도체 웨이퍼 상의 테스트부에 관한 도.
도 6은 반도체 웨이퍼 상에 형성된 소자의 소자 성능을 평가하기 위한 방법의 흐름도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 테스트 소자 402 : 드레인
404 : 소스 406 : 게이트 라인
408 : 제 1 더미 게이트 라인 410 : 제 2 더미 게이트 라인
412 : 제 3 더미 게이트 라인 414 : 제 4 더미 게이트 라인
416 : 제 5 더미 게이트 라인 418 : 제 6 더미 게이트 라인
본 발명은 근접 효과를 정량화하기 위해 반도체 웨이퍼 상에 형성되는 능동 형상부를 사용한다. 본 발명에 따르면, 능동 형상부에 대한 소자 성능량(performance quantity)이 측정되며, 다음 측정된 소자 성능량에 따라 능동 형상부에 대한 형상부 길이가 결정된다. 그러면 결정된 형상부 길이에 근거하여 제조 공정이 평가 및/또는 보상될 수 있다. 한 실시예에서, 능동 형성부는 금속-산화물 반도체(MOS)이며, 소자 성능량은 전류일 수 있다.
본 발명은 방법과 장치를 포함하는 여러 가지로 구현될 수 있다. 본 발명의 여러 실시예들이 아래에 개시된다.
반도체 웨이퍼 상에 소자를 형성하는 공정의 근접 효과를 측정하기 위한 방법으로서, 본 발명의 실시예는
웨이퍼 상에 MOS 트랜지스터를 포함하는 테스트 소자를 제조하는 단계;
테스트 소자의 MOS 트랜지스터에 대한 전류 값을 측정하는 단계; 그리고
테스트 소자의 MOS 트랜지스터에 대해 측정된 전류 값에 근거하여 테스트 소자의 제조 동안 발생된 근접 효과를 결정하는 단계를 포함한다.
반도체 웨이퍼 상에 형성된 소자의 성능을 모니터하는 방법으로서, 본 발명의 다른 실시예는
웨이퍼 상에 테스트 소자를 제조하는 단계;
테스트 소자에 대한 전류 값을 측정하는 단계;
테스트 소자에 대해 측정된 전류 값에 근거하여 제조 동안 발생된 근접 효과를 결정하는 단계; 그리고
결정된 근접 효과를 이용하여 웨이퍼 상에 소자를 형성하는 공정을 평가하는 단계를 포함한다.
웨이퍼 상에 소자를 제조하는 동안 발생하는 근접 효과를 모니터하기 위해 반도체 웨이퍼 상에 형성된 테스트부를 가진 반도체 웨이퍼에 있어서, 본 발명에 다른 일 실시예에 따른 테스트 소자는
복수의 MOS 트랜지스터를 포함하는데 각각 소스, 드레인 및 게이트 라인을 포함하며, 게이트 라인은 폭(W), 길이(L)의 실질적 직사각형이며;
복수의 제 1 인접 더미 게이트 라인을 포함하는데 각 제 1 인접 더미 게이트 라인은 실질적 직사각형으로서 MOS 트랜지스터 중 하나의 드레인에 인접하여 오프셋 거리를 두고 관련 게이트 라인들로부터 오프셋되어 있으며; 그리고
복수의 제 2 인접 더미 게이트 라인을 포함하는데 각 제 2 인접 더미 게이트 라인은 실질적 직사각형으로서 MOS 트랜지스터 중 하나의 소스에 인접하여 오프셋 거리를 두고 관련 게이트 라인들로부터 오프셋되어 있다.
본 발명의 장점을 여러 가지이다. 본 발명의 한 장점은 근접 효과의 모니터링 정확도가 증가된다는 것이다. 본 발명의 다른 장점은 근접 효과 모니터링에 능동 테스트 구조가 사용되어 소자에 관한 양(예를 들어, 전류)이 근접 효과뿐 아니라 측정 소자 성능의 정량화에도 사용된다는 것이다.
본 발명의 다른 측면 및 장점들은 본 발명의 원리를 예를 들어 도시한 첨부 도면과 관련한 아래의 상세한 설명으로부터 명확해 질 것이다.
본 발명은 집적회로의 제조 동안 근접효과를 정량화하기 위한 개선된 기술에 관한 것이다. 본 발명은 근접 효과를 정량화하기 위해 반도체 웨이퍼 상에 형성된 능동 형상부를 사용한다. 본 발명에 따르면, 능동 형상부에 대한 소자 성능량이 측정되고, 다음 측정된 소자 성능량에 따라 능동 형상부에 대한 형상부 길이가 결정된다. 다음 결정된 형상부 길이에 근거하여 제조 공정이 평가 및/또는 보상될 수 있다. 한 예에서, 능동 형상부는 MOS 트랜지스터일 수 있으며, 소자 성능량은 전류일 수 있다.
도 2 내지 도 6과 관련하여 본 발명의 실시예들이 아래에 개시된다. 여기서의 이들 도면에 관한 상세한 설명이 예시적 목적으로 개시된 것이며 본 발명의 범위는 이들 한정된 실시예를 넘어 확장된다는 것이 당업자에게는 명백할 것이다.
매우 밀도 있게 채워진 MOS 트랜지스터를 가진 집적회로(예를 들어, DRAM)의 제조에 있어서, 제조의 정확도는 매우 중요하며, 형상부 크기가 작아짐에 따라 더 중요하게 된다. 밀도가 높아진 결과, 제조 공정 중 리소그래피 및 에칭 공정 부분 동안의 근접 효과는 더 분명해진다. 따라서, 바람직하지 않은 근접 효과를 측정 및 보상할 필요성이 훨씬 증가된다.
통상적으로, 상기한 바와 같이, 형상부 크기는 종종 시트 저항에 의해 측정된다. 다음 시트 저항은 형상부의 길이를 결정하는데 사용된다. 형상부의 길이가 너무 작거나 너무 큰 것으로 결정되면, 결과적인 형상부 길이가 근접 효과에도 불구하고 바라는 대로 되도록 형상부 제조에 사용된 마스크 또는 레티클이 변경될 수 있다. 그러나, 상기한 바와 같이, 이 방법에는 단점이 있다. 첫째, 측정된 저항이 대다수의 회로 설계를 위한 소자에 관련된 양이 아니라는 것이다. 둘째, 형상부가 서로 다른 재료의 적층 구조에 의해 형성된 MOS 트랜지스터의 게이트 라인들이면 저항은 주로 최저 저항층에 의해 지배된다. 그러나 게이트 구조가 테이퍼된(tapered) 측면을 가지며 최저 저항층이 가장 작은 층인 경향이 있으므로 최저저항층이 게이트 길이를 정확히 예보하지는 않는다.
도 2는 기판(208) 상에 드레인(202), 게이트(204), 및 소스(206)가 형성된 MOS 트랜지스터(200)의 횡단면도이다. 공지된 바와 같이, 드레인(202)과 소스(206) 사이에 채널(C)이 형성되어 게이트(204)에 제공된 전위에 의해 제어된다. 트랜지스터(200)의 게이트의 제조는 에칭 공정에 의해 행해지는데 통상 게이트(204)의 양측을 테이퍼되게 된다. 더 상세히 말하면, 게이트(204)는 통상 채널(C)에 가까운 기저부보다 상부가 더 가늘다. 게다가, 게이트(204)는 통상 게이트 산화물(210)(예를 들어, SiO2), 폴리실리콘층(212), 및 텅스텐(W)(또는 티타늄(Ti))층으로 구성되는 적층 구조이다. 도 2에 도시된 게이트(204)의 적층 구조는 또한 통상 산화물 또는 질화물로 형성되는 절연캡(213)을 포함한다.
통상적으로, 게이트(204)의 길이를 결정하기 위해 게이트(204)의 저항이 측정될 수 있다. 그러나, 게이트 적층 구조의 경우에는 측정된 게이트 적층의 저항이 게이트 적층 중 최저 저항층에 의해 결정된다. 이 예에서는, 최저 고유 저항 재료가 텅스텐층(214)이며 이는 게이트 적층 구조의 상부층이다. 따라서, 저항법은 사실상 도 2에 도시된 바와 같이 길이(LM1)를 갖는 텅스텐층(213)의 길이를 측정할 것이다.
그러나, 도 2에 도시된 바와 같이, 게이트(204)의 길이는 게이트 적층 구조의 가장 넓은 층, 다시 말해 게이트 산화물층(210)의 길이로 측정되는 것이 더 낫다. 채널(C)의 길이를 정의하는 것은 폴리실리콘층(212)의 바닥인데, 이는 게이트 적층 구조가 형성된 후에 드레인(202)과 소스(206)를 형성하는 이온 주입이 일어나고 드레인(202)과 소스(206)에 대한 영역을 정의하기 때문이다.
본 발명에 따른 개선된 기술은 형상부 길이(예를 들어, 게이트 길이0, 채널(C) 길이 및 근접 효과 모두를 측정하는데 유용하다. 도 2에서, 측정된 게이트의 길이는 길이(LM2)로서 저항법을 사용하여 통상적으로 측정될 수 있는 길이(LM1) 보다 게이트 길이( 및 마찬가지로 채널(C) 길이 및 근접 효과)에 대한 더 정확한 측정치이다.
근접 효과 및 채널 길이를 정량화하기 위한 개선된 기술이 아래에서 상세히 개시된다. 본 발명에 따르면, 일련의 테스트 소자가 반도체 웨이퍼 상에 제조되고, 형상부 길이 측정치가 결정되고, 다음 근접 효과를 보상하기 위해 필요한 대로 제조 공정이 변경(또는 최적화)된다.
도 3a는 본 발명의 일 실시예에 따른 테스트 소자(300)에 관한 도이다. 테스트 소자(300)는 드레인(302), 소스(304), 및 게이트 라인(306)을 가진 능동 MOS 트랜지스터이다. 게이트 라인(306)은 폭(W)과 길이(L)를 갖는다. 테스트 소자(300)는 또한 제 1 더미 게이트 라인(308)과 제 2 더미 게이트 라인(310)을 포함한다. 제 1 더미 게이트 라인(308)은 오프셋 간격(WPROX)을 두고 게이트 라인(306)과 병렬로 배치된다. 제 2 더미 게이트 라인(310)은 오프셋 간격(WPROX)을 두고 게이트 라인(306)과 병렬로 제공된다. 따라서, 테스트 소자(300)는 MOS 트랜지스터와 함께 웨이퍼 상에 테스트 소자(300)를 제조하는 동안 게이트 라인(306)의 길이(L)를 변화시키는 근접 효과를 일으키는 근처 형상부(즉, 제 1 (308) 및 제 2 (310) 더미 게이트 라인)를 포함한다. 당업계에 공지된 바와 같이, 근접 효과는 리소그래피 공정을 실행하는 동안의 빛의 회절 및 에칭 공정에 기인하는데, 양자가 모두 테스트 소자(300)의 제조 동안에 발생한다. 따라서, 테스트 소자(300)는 근접 효과가 주어진 게이트 라인(306)의 길이와 주어진 오프셋 간격(WPROX)에 대한 설계 길이로부터 게이트 라인(306)의 길이(L)를 변경시키는 정도를 제공한다. 오프셋 간격(WPROX)은 근접 효과에 대한 근접 거리이다.
도 3b는 테스트 소자(300)의 횡단 사시도이다. 도 3b에 도시된 횡단면은 도 3a에 나타난 기준선 A-A'에 대한 것이다. 테스트 소자(300)는 당업계에 공지된 바와 같이 기판(312) 상에 형성된다. 테스트 소자(300) 내에서 MOS 트랜지스터는 드레인(302), 소스(304) 및 게이트(306)로 형성되며, 게이트(306)가 적절하게 바이어스되면 소스(304)로부터 드레인(302)으로 전류(i)를 생성하도록 동작한다. 따라서, 테스트 소자(300)는 능동 소자이다.
상기한 테스트 소자(300)(즉, MOS 트랜지스터)의 능동 특성은 근접효과뿐 아니라 소자 성능을 평가하는데 에도 사용된다. 근접효과의 경우, 테스트 소자는 웨이퍼 상에 제조되는 실제 소자의 게이트 라인들이 받을 근접 효과의 양에 대한 기준을 제공한다. 일련의 테스트 소자들이 서로 다른 특성을 가질 때에는 다수의 서로 다른 기준들을 얻게 되어 광범위한 근접효과 정보를 얻게 된다. 소자 성능의 경우, 전류(i)는 설계에 관련된 양으로서 집적회로 설계시 많은 경우에 의도하는 전류 레벨이 존재한다. 따라서, 전류(i)를 제공할 수 있는 테스트 소자에 의해, 여러 공정에서의 편차 및 근접효과에도 불구하고 집적회로 설계를 충실히 따르는 제조 공정이 가능하게 된다.
도 4는 본 발명의 다른 실시예에 따른 테스트 소자(400)에 관한 도이다. 테스트 소자(400)는 부가적인 더미 게이트들이 제공된다는 것을 제외하고는 도 3a에 도시된 테스트 소자(300)와 유사하다.
테스트 소자(400)는 드레인(402), 소스(404), 및 게이트 라인(GL)(406)을 포함한다. 게이트 라인(GL)(406)은 폭(W)과 길이(L)의 실질적 직사각형 형상이다. 게이트 라인(GL)(406)은 바람직하게는 도 2에 도시된 바와 같이 게이트 산화물층, 폴리실리콘층, 및 텅스텐층을 가지는 적층 게이트 구조이다. 테스트 소자(400)는 또한 제 1 더미 게이트 라인(DGL1)(408)과 제 2 더미 게이트 라인(DGL2)(410)을 포함한다. 제 1 더미 게이트 라인(DGL1)(408)은 폭(W)과 길이(LD)의 실질적 직사각형 형상이다. 제 1 더미 게이트 라인(DGL1)(408)은 게이트 라인(GL)(406)의 드레인(402)측에 게이트 라인(GL)(406)과 오프셋 간격(WPROX)을 두고 게이트 라인(GL)(406)과 평행하게 배치된다. 마찬가지로, 제 2 더미 게이트 라인(DGL2)(410)도 폭(W)과 길이(LD)의 실질적 직사각형 형상이다. 제 2 더미 게이트 라인(DGL2)(410)은 게이트 라인(GL)(406)의 소스(404)측에 게이트 라인(GL)(406)과 오프셋 간격(WPROX)을 두고 게이트 라인(GL)(406)과 평행하게 배치된다.
테스트 소자(400)는 근접효과로 인해 게이트 라인(GL)(406)의 길이(L)에는 영향을 주지 않지만, 그럼에도 불구하고 제조 공정이 웨이퍼 상의 게이트 재료 없이는 웨이퍼 상에 충분한 간격을 허용하지 않는 제조 공정의 경우에 평탄화를 위해 제공될 수 있는 부가적 더미 게이트 라인들을 포함한다. 부가적 더미 게이트 라인이 제공될 때 본래 고르게 제공되는 것이 바람직하다. 특히, 더미 게이트 라인(DGL3)(412)은 분리 간격(SD)을 두고 제 1 더미 게이트 라인(DGL1)(408)과 떨어져 있는 실질적인 직사각형이다. 제 4 더미 게이트 라인(DGL4)(414)은 분리 간격(SD)을 두고 제 3 더미 게이트 라인(DGL3)(412)과 떨어져 있는 실질적인 직사각형이다. 마찬가지로, 제 5 더미 게이트 라인(DGL5)(416)은 분리 간격(SD)을 두고 제 2 더미 게이트 라인(DGL2)(410)과 떨어져 있는 실질적인 직사각형이다. 또한 제 6 더미 게이트 라인(DGL6)(418)은 분리 간격(SD)을 두고 제 5 더미 게이트 라인(DGL5)(416)과 떨어져 있는 실질적인 직사각형이다. 더미 게이트 라인들은 여러 가지의 재료로 형성될 수 있다. 더미 게이트 라인에 적합한 재료의 하나가 폴리실리콘이다. 일 실시예에서는 모든 더미 게이트 라인들의 길이(L)와 폭(W)이 동일하며, 더미 게이트 라인들 사이의 분리 간격(SD)도 모두 동일하다.
본 발명에 따른 방법으로 광범위한 근접 효과를 커버하기 위해서는, 도 3 및 도 4에 도시된 바와 같이 반도체 웨이퍼 상의 테스트부가 복수의 테스트 소자를 포함해야 한다. 일 실시예에서는 각 테스트 소자들이 서로 다른 길이(L)와 오프셋 간격(WPROX)의 조합을 갖는다.
도 5는 본 발명에 따른 반도체 웨이퍼 상의 테스트부(500)에 관한 것이다. 테스트부(500)는 복수의 테스트 소자를 포함한다. 구체적으로는, 테스트부(500)에는 12개의 테스트 소자들(502-524)이 있다. 테스트 소자들(502-524)은 적어도 하나의 소스, 드레인, 게이트 라인 및 한 쌍의 더미 게이트 라인을 포함한다. 예를 들어, 테스트 소자들은 도 3 및 도 4에 도시된 것과 같이 형성될 수 있다.
각 테스트 소자들(502-524)은 근접 그룹 및 길이 값에 관련된다. 이 실시예에서는, 길이 값들이 L1, L2, L3및 L4이며 L1이 가장 짧은 것이고 L4가 가장 긴 것이라고 하자. 이 실시예에서는 또한 3개의 근접 그룹(526, 528, 530)이 있다.
제 1 근접 그룹(526)에 있어서 게이트 라인과 더미 게이트 라인 사이의 오프셋 간격을 제 1 오프셋 간격(예를 들어, WPROX)라 한다. 다시 말하면, 제 1 근접 그룹(526) 내의 각 테스트 소자(502-508)에서 게이트 라인들은 더미 게이트 라인들과 제 1 오프셋 간격만큼 떨어져 있다. 그러나, 제 1 근접 그룹(526)에서 테스트 소자들(502-508)의 게이트 라인의 길이(L)가 변하여 좌측에서 우측으로 가면서 게이트 라인의 길이가 증가된다. 특히, 테스트 소자(502-508)의 게이트 라인들은 각각 L1, L2, L3, L4의 길이를 갖는다.
제 2 근접 그룹(528)에 있어서 게이트 라인과 더미 게이트 라인 사이의 오프셋 간격을 제 2 오프셋 간격(예를 들어, WPROX)라 한다. 제 2 오프셋 간격은 제 1 근접 그룹(526)에서 이용된 제 1 오프셋 간격에 비해 증가되었다. 제 2 근접 그룹(528)은 테스트 소자들(510-516)을 포함한다. 제 2 근접 그룹에서 테스트 소자들(510-516)의 게이트 라인의 길이(L)는 각기 L1, L2, L3, L4로 좌측에서 우측으로 가면서 증가된다.
제 3 근접 그룹(530)에 있어서 게이트 라인과 더미 게이트 라인 사이의 길이(L)를 제 3 오프셋 간격(예를 들어, WPROX)라 한다. 제 3 오프셋 간격은 제 2 근접 그룹(528)에서 이용된 제 2 오프셋 간격에 비해 증가되었다. 제 3 근접 그룹(530)은 테스트 소자들(518-524)을 포함한다. 제 3 근접 그룹(530)에서 테스트 소자들(518-524)의 게이트 라인의 길이(L)는 각기 L1, L2, L3, L4로 좌측에서 우측으로 가면서 증가된다.
그룹의 개수와 테스트 소자의 게이트에 대한 길이(L) 수치는 광범위하게 변할 수 있다. 일 실시예에서는, 6개의 근접 그룹이 있으며, 각 근접 그룹에서는 4개의 길이(L)가 사용된다. 따라서 실시예는 24개의 테스트 소자를 포함한다. 4개 길이(L)가 예를 들어 0.45, 0.6, 0.75, 1.15미크론이며, 각 경우마다 폭(W)은 20미크론이다. 6개 근접 그룹에 이용되는 오프셋 간격들은 예들 들어 0.35, 0.55, 0.8, 1.05, 1.30, 1.80미크론이다.
서로 다른 길이(L)와 오프셋 간격(WPROX)의 조합을 갖는 복수의 테스트 소자를 제조함에 의해 제조 공정에 대한 근접 곡선이 형성된다. 다음, 근접 곡선은 공지의 근접 교정(OPC)을 사용하여 마스크 또는 레티클이 모두 근접 효과에 대해 보상되었다는 것을 보장하는데 사용된다. 이는 집적 회로 설계의 기능적(비테스트, non-test) 형상부(예를 들어, MOS 트랜지스터)를 형성하는데 사용되는 제조 공정이 신중하게 평가되고 광범위한 밀도 및 게이트 길이에 걸쳐 적절하게 조정되도록 한다.
본 발명에 따르면, 채널 길이(예를 들어, 도 2의 LM2)는 웨이퍼 상에 형성된 적어도 하나의 테스트 소자에 있는 채널(C)을 통과하는 소자 전류를 이용하여 정확하게 결정될 수 있다. 다음, 테스트 소자에 대한 전류 측정치가 얻어진다. 이어서, 테스트 소자로부터 얻어진 전류 측정치는 ΔL에 대한 지표를 제공하는데, ΔL은 테스트 소자의 형상부(예를 들어, 게이트)에 대한 설계 길이와 제조되는 소자의 형상부의 유효 길이 사이의 차이를 말한다. 제 1 근사값으로, 소자의 유효 길이는 확산에 의한 P-N 접합의 거리(즉, 채널(C) 길이)로 정의된다.
도 6은 반도체 웨이퍼 상에 형성된 소자들의 소자 성능을 평가하기 위한 평가 과정(600)의 흐름도이다. 평가 과정(600)은 먼저 웨이퍼를 가공하여 복수의 테스트 소자들을 포함하는 테스트부를 제조한다. 웨이퍼는 또한 능동, 비테스트 소자들도 웨이퍼 상에 제조되도록 처리될 수도 있다. 여기서, 제조 공정은 웨이퍼 상에 폴리실리콘층 또는 다른 층들을 패턴 형성하기 위한 리소그래피 및 에칭을 포함하는 복수의 단계들을 포함한다.
테스트부를 제조한 후에, 테스트부의 테스트 소자들에 대해 전류 값이 측정된다(604). 상기한 바와 같이, 전류 값을 측정함에 의해 테스트 소자들에 대해 채널 길이에 대한 정확한 견적이 얻어진다. 테스트 소자의 소자 전류는 테스트 소자의 MOS 트랜지스터의 P-N 접합 상의 게이트의 길이에 의해 직접적 영향을 받는다. 따라서, 전류 값으로부터 ΔL 값으로부터 계산(606)된다. 전류 값이 통상의 저항법보다 더 정확하게 P-N 채널의 길이를 제공하기 때문에, 계산되는 ΔL 값이 통상적 방법으로 얻어진 ΔL 값 보다 더 정확하다. L과 ΔL 값을 결정하는 여러 기술이 당업계에 공지되어 있으며, 그 중 몇몇은 De La Moneda 등의 Measurement of MOSFET Constants, IEEE Electron Device Letters, Vol. EDL-3, No. 1, January 1982에 개시되어 있으며, 이는 여기에서 참조 문헌으로 사용된다.
다음, 평가 과정(600)은 ΔL 값에 근거하여 웨이퍼 상의 소자들을 평가(606)하도록 진행된다. 여기서, 예를 들어, 소자에 대한 공정이 평가되어 ΔL 값이 합당한 범위 내에 있는지를 나타낸다. ΔL 값이 합당한 범위 내에 있으면, 공정이 충분히 최적화된 것이다. 그렇지 않고 ΔL 값이 공정이 최적화되지 않았다고 지시할 때에는 ΔL 값이 개선되도록 마스크에 대한 추가적 근접 교정(OPC)을 제공하기 위해 공정이 교정 또는 최적화된다.
전형적으로, 본 발명에 의해 이용되는 기술은 개별 반도체 칩 설계의 설계 및 현상 단계에서 구현된다. 테스트부는 설계 및 현상 단계 동안 상기 설명된 테스트 소자를 포함하여 리소그래피 공정 동안의 회절 또는 에칭 공정 동안의 에칭률에 대해 적절하게 보상하도록 공정이 최적화된다. 일단, 공정이 최적화되고, 최대 생산이 가능해 지면, 본 발명이 요구하는 만큼의 측정치를 가지지 않고도 (전류 값을 저항 값과 상호 관련시킨 후에) 통상적이 저항측정법이 사용될 수 있다.
본 발명의 장점은 여러 가지이다. 본 발명의 한 장점은 증가된 속도로 근접 효과를 모니터할 수 있다는 것이다. 본 발명의 다른 장점은 소자 관련량(예를 들어, 전류)이 근접 효과뿐 아니라 측정 소자 성능도 정량화하는데 사용될 수 있도록 근접 효과를 모니터하는데 능동 테스트 구조가 사용된다는 것이다.
본 발명의 많은 특징과 장점은 상기 기재에 의해 명백하며, 따라서 청구범위에 의해 본 발명의 여러 특징 및 장점을 모두 포함하는 것으로 보아야 한다. 이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
Claims (22)
- 반도체 웨이퍼 상에 소자들을 형성하는 공정의 근접 효과를 측정하는 방법에 있어서,(a) MOS 트랜지스터들을 포함하는 테스트 소자들을 상기 웨이퍼 상에 제조하는 단계;(b) 상기 테스트 소자들의 상기 MOS 트랜지스터들에 대한 전류 값들을 측정하는 단계; 그리고(c) 상기 테스트 소자들의 상기 MOS 트랜지스터들에 대해 측정된 전류 값들에 근거하여 상기 테스트 소자들의 제조 단계 동안에 일어난 근접 효과를 결정하는 단계를 포함하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 1 항에 있어서,상기 테스트 소자들의 상기 MOS 트랜지스터들은 드레인, 소스 및 게이트를 가지며, 상기 측정된 전류 값들은 상기 소스와 상기 드레인 사이를 흐르는 전류를 나타내는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 1 항에 있어서,상기 테스트 소자들의 상기 MOS 트랜지스터들은 드레인, 소스 및 게이트를 가지며, 상기 테스트 소자들은 소정의 간격으로 상기 게이트와 떨어져 있는 상기 게이트 양측에 인접한 근접 모델 형상부들을 더 포함하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 3 항에 있어서,상기 근접 효과는 상기 근접 모델 형상부들에 의해 상기 MOS 트랜지스터들의 게이트들 상에 일어나며, 상기 테스트 소자들 중의 하나의 상기 MOS 트랜지스터의 게이트 상의 근접 효과의 정도는 상기 게이트에서 인접하는 하나의 상기 근접 모델 형상부까지의 소정의 거리에 의존하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 1 항에 있어서,상기 테스트 소자들의 상기 제조 단계 동안에 일어난 상기 근접 효과의 결정은,(a) 상기 측정된 전류 값들을 유효 길이 측정값들로 전환하는 단계;(b) 상기 유효 길이 측정값들과 소정의 계획 길이들 사이의 길이 차이 값들을 결정하는 단계; 그리고(c) 상기 길이 차이 값들에 근거하여 근접 효과를 결정하는 단계를 포함하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 5 항에 있어서,상기 테스트 소자들의 상기 MOS 트랜지스터들은 드레인, 소스 및 게이트를 포함하며,상기 테스트 소자들은 소정의 거리를 두고 인접하는 상기 게이트의 양측과 떨어져 있는 근접 모델 형상부들을 더 포함하며,상기 근접 효과는 상기 근접 모델 형상부에 의해 상기 MOS 트랜지스터들의 상기 게이트들 상에 일어나며,상기 유효 길이 측정값들은 상기 MOS 트랜지스터들의 상기 게이트들의 상기 길이들을 나타내며,상기 테스트 소자들 중의 하나의 상기 MOS 트랜지스터의 게이트 상의 근접 효과의 정도는 상기 소정의 거리에 의존하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 5 항에 있어서,상기 제조 단계는 마스크에 따른 리소그래피 공정을 포함하며,상기 방법은 근접 효과를 감소시키기 위해 마스크를 교정하는 단계를 더 포함하는 것을 특징으로 하는 근접 효과 측정 방법.
- 제 1 항에 있어서,상기 제조 단계는 마스크에 따른 리소그래피 공정을 포함하며,상기 방법은 근접 효과를 감소시키기 위해 마스크를 교정하는 단계를 더 포함하는 것을 특징으로 하는 근접 효과 측정 방법.
- 반도체 웨이퍼 상에 형성된 소자들의 성능을 모니터하는 방법에 있어서,(a) 상기 웨이퍼 상에 테스트 소자들을 제조하는 단계;(b) 상기 테스트 소자들에 대한 전류 값들을 측정하는 단계;(c) 상기 테스트 소자들에 대한 상기 측정된 전류 값들에 근거하여 상기 제조 단계 동안 일어난 근접 효과를 결정하는 단계; 그리고(d) 상기 결정된 근접 효과를 이용하여 상기 웨이퍼 상에 소자들을 형성하는 공정을 평가하는 단계를 포함하는 것을 특징으로 하는 소자 성능 모니터 방법.
- 제 9 항에 있어서,상기 테스트 소자들은 MOS 트랜지스터들인 것을 특징으로 하는 소자 성능 모니터 방법.
- 제 9 항에 있어서,상기 테스트 소자들은 MOS 트랜지스터들이며,상기 제조 단계는 리소그래피 공정 및 에칭 공정을 포함하며,상기 결정 단계는 상기 MOS 트랜지스터들의 게이트들의 리소그래피 공정 및/또는 에칭 공정 동안 일어난 근접 효과를 결정하도록 실행되는 것을 특징으로 하는 소자 성능 모니터 방법.
- 제 9 항에 있어서,상기 MOS 트랜지스터들은 드레인, 소스 및 게이트를 포함하며,상기 측정된 전류 값들은 상기 MOS 트랜지스터들의 드레인과 소스 사이를 통과하는 구동 전류에 대한 것임을 특징으로 하는 소자 성능 모니터 방법.
- 제 9 항에 있어서,상기 제조 단계는 상기 웨이퍼 상에 실제 소자(actual device)들을 더 제조하며,상기 테스트 소자들은 상기 웨이퍼의 테스트부 영역에 형성되며,상기 실제 소자들은 상기 웨이퍼의 나머지 영역에 형성되는 것을 특징으로 하는 소자 성능 모니터 방법.
- 웨이퍼 상에 소자들을 제조하는 동안에 일어나는 근접 효과를 모니터하기 위해 상기 반도체 상에 형성된 테스트부를 가지는 반도체 웨이퍼에 있어서,상기 테스트부는,(a) 복수의 MOS 트랜지스터들을 포함하는데, 각각 소스, 드레인 및 게이트 라인을 가지며, 상기 게이트 라인은 폭(W)과 길이(L)의 실질적 직사각형이며;(b) 복수의 제 1 인접 더미 게이트 라인들을 포함하는데, 각각 실질적 직사각형이며, 각각 상기 MOS 트랜지스터들 중 하나의 드레인에 인접하여 오프셋 간격을 두고 해당 게이트 라인으로부터 떨어져 위치하며; 그리고(c) 복수의 제 2 인접 더미 게이트 라인들을 포함하는데, 각각 실질적 직사각형이며, 각각 상기 MOS 트랜지스터들 중 하나의 소스에 인접하여 상기 오프셋 간격을 두고 상기 해당 게이트 라인으로부터 떨어져 위치하는 것을 특징으로 하는 반도체 웨이퍼.
- 제 14 항에 있어서,상기 테스트부는 복수의 서로 다른 오프셋 간격과 복수의 서로 다른 길이들(L)을 이용하며,상기 테스트부의 상기 MOS 트랜지스터들의 각각은 상기 오프셋 간격과 상기 거리의 서로 다른 조합을 가지는 것을 특징으로 하는 반도체 웨이퍼.
- 제 14 항에 있어서,상기 MOS 트랜지스터들, 상기 제 1 더미 게이트 라인들 및 상기 제 2 더미 게이트 라인들의 상기 폭(W)들은 실질적으로 동일한 것을 특징으로 하는 반도체 웨이퍼.
- 제 16 항에 있어서,상기 각 MOS 트랜지스터와 대응되는 제 1 및 제 2 더미 게이트 라인들에 대해, 상기 MOS 트랜지스터의 게이트 라인, 상기 제 1 더미 게이트 라인 및 상기 제 2 더미 게이트 라인은 대응되는 실질적 직사각형들이 실질적으로 서로 평행하게 형성되도록 상기 테스트부에 형성되는 것을 특징으로 하는 반도체 웨이퍼.
- 제 17 항에 있어서,상기 테스트부는 복수의 서로 다른 오프셋 간격과 복수의 서로 다른 길이들(L)을 이용하며,상기 각 MOS 트랜지스터들은 상기 오프셋 간격과 상기 길이의 서로 다른 조합을 가지는 것을 특징으로 하는 반도체 웨이퍼.
- 제 18 항에 있어서,상기 각 서로 다른 오프셋 간격에 대해 복수의 상기 MOS 트랜지스터들이 존재하며 상기 MOS 트랜지스터들의 각각은 서로 다른 길이를 가진 게이트 라인을 가지는 것을 특징으로 하는 반도체 웨이퍼.
- 제 14 항에 있어서,상기 오프셋 간격은 상기 게이트 라인이 상기 제조 단계 동안 근접 효과를 받는 정도에 영향을 주는 것을 특징으로 하는 반도체 웨이퍼.
- 제 20 항에 있어서,상기 테스트부 상에 형성된 상기 게이트 라인들의 실제 길이들은 상기 근접 효과로 인해 변하며,주어진 상기 MOS 트랜지스터들 중의 하나의 상기 소스와 상기 드레인 사이를 통과하는 전류의 양은 주어진 상기 MOS 트랜지스터들 중 하나의 게이트 라인에 대한 실제 길이의 길이 지표를 제공하는 것을 특징으로 하는 반도체 웨이퍼.
- 제 21 항에 있어서,주어진 상기 MOS 트랜지스터들 중의 하나에 대한 상기 게이트 라인의 제조에 있어서의 근접 효과의 정량화는 주어진 상기 MOS 트랜지스터들 중의 하나에 대한 계획 길이와 상기 길이 지표에 의해 제공되는 주어진 상기 MOS 트랜지스터들 중의 하나에 대한 게이트의 실제 길이를 비교함에 의해 얻어지는 것을 특징으로 하는 반도체 웨이퍼.
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