KR0172254B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 111
- 239000002184 metal Substances 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 61
- 239000010409 thin film Substances 0.000 claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 10
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical group [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로 보다 자세하게는 다층 금속 배선 공정에서의 비아 홀을 형성하기 위한 산화막의 과도식각시 하부의 금속배선이 식각되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것으로, 본 발명은 하부 금속배선과 상부 금속배선으로 된 반도체 소자의 금속배선형성방법에 있어서, 산화막이 형성된 반도체 기판상에 하부 금속배선용 제1금속박막을 형성하는 공정과; 선택적으로 제1금속박막으로 불순물 이온을 주입하여 제1금속박막에 불순물 이온주입영역을 형성하는 공정과; 제1금속박막상에 확산 방지막을 형성하는 공정과; 상기 제1금속박막과 확산방지막을 식각하여 하부 금속배선을 형성하는 공정과; 하부 금속 배선을 포함한 기판상에 산화막을 형성하는 공정과; 상기 불순물 이온주입영역이 노출되도록 상기 산화막과 확산방지막을 식각하여 비어 홀을 형성하는 공정과; 비아 홀을 포함한 산화막상에 제2금속박막과 확산방지막으로 된 상부 금속배선을 형성하는 공정으로 이루어진다. 따라서, 본 발명은 금속배선으로 불순물이온을 주입하여 후속의 비아홀 형성을 위한 산화막식각시 금속층이 식각되는 것을 방지함으로써, 과도식각시 하부의 금속층의 단선을 방지할 수 있고, 내구성이 향상되어 소자의 신뢰성을 확보할 수 있다.
Description
제1도 내지 제7도는 본 발명의 일시시예에 따른 다층 금속 배선 공정을 설명하기 위한 각 제조공정에 있어서의 반도체 소자의 요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2, 7 : 산화막
3 : 제1금속 박막 4, 6, 8 : 감광막
5 : 티타늄 질화막 10 : 불순물 이온
20 : 비어 홀 30 : 제1금속박막의 불순물이온이 주입된 부분
본 발명은 반도체 소자의 금속배선 형성방법중 비아 홀(via hole) 형성 방법에 관한 것으로, 보다 구체적으로는 다층 금속 배선 공정에서의 비아 홀을 형성하기 위한 과도 시각시 하부의 금속 배선층이 식각되는 것을 방지할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 다층 금속 배선은 소자의 교차 배선을 가능하게 하고, 다층 배선에 따르는 배선 간격 길이의 단축으로 인하여 저항과 캐패시터가 감소되어 소자 지연 시간이 감축된다. 이러한 다층 배선 간을 연결시키는 비아 홀은 다층 금속간의 전기적 접촉을 이루게 하는 일종의 콘택 홀을 의미한다.
종래의 반도체 소자의 금속배선 형성방법에 대해 보다 자세히 살펴보면 반도체 기판상부에 하지층 또는 산화막을 형성하고, 그 상부에 제1금속박막 및 산화막을 형성하고, 상기 산화막 상부의 소정영역에 감광막을 도포하고 노광한 다음, 비아 홀을 형성하기 위하여 건식 식각을 진행한다. 상기 식각공정에 의해 제1금속 박막의 일부가 노출된 비아 홀이 형성되고, 이어서 비어 홀을 포함한 산화막상에 제2금속박막을 형성하여 금속배선을 형성한다.
그러나 종래의 금속배선 형성방법은, 다층 금속 배선을 위한 비아 홀을 형성하기 위한 건식식각시 산화막 뿐만 아니라 하부배선막인 제1금속박막도 함께 식각이 이루어지게 된다. 이에 따라 비아홀에서의 하부 금속배선인 제1금속배선은 두께가 매우 얇아지게 되고, 심할 경우에는 단선의 위험성이 금속배선의 내구성을 저하시킨다. 또한 건식식각공정에서 산화막중 단지 원하는 부분만을 식각하는 져스트 식각(just etching)시, 산화막의 두께가 두꺼운 부분에서는 하부 금속층이 노출되지 않아 의도적인 과도 식각을 진행하게 되는데, 이 경우 산화막의 두께가 증착두께보가 얇은 부분에서는 그 하부의 제1금속박막까지 식각되고, 이에 따라 금속배선의 단선이 유발되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 본 발명은 다층금속배선을 위한 콘택홀 형성시 하부 금속배선의 식각을 방지함으로써 금속배선의 단선을 방지하여 신뢰성을 확보할 수 있는 반도체 소자의 금속배선형성방법을 제공하는 것을 목적으로 한다.
상기한 바와같은 목적을 달성하기 위하여, 본 발명은 하부 금속배선과 상부 금속배선으로 된 반도체 소자의 금속배선형성방법에 있어서, 산화막이 형성된 반도체 기판상의 하부 금속배선용 제1금속박막을 형성하는 공정과; 선택적으로 제1금속박막으로 불순물 이온을 주입하여 제1금속박막에 불순물 이온주입영역을 형성하는 공정과; 제1금속박막상에 확산 방지막을 형성하는 공정과; 상기 제1금속박막과 확산방지막을 식각하여 하부 금속배선을 형성하는 공정과; 하부 금속배선을 포함한 기판상에 산화막을 형성하는 공정과; 상기 불순물 이온주입영역이 노출되도록 상기 산화막과 확산방지막을 식각하여 비어 홀을 형성하는 공정과; 비아 홀을 포함한 산화막상에 제2금속박막과 확산방지막으로 된 상부 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
또한, 본 발명은 불순물 이온이 주입된 영역이 비아 홀의 크기보다 큰 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부 도면에 의거하여 설명하면 다음과 같다.
제1도 내지 제7도는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법을 나타낸 공정도이다.
우선, 제1도에 도시된 바와같이 반도체 기판(1)상부에 산화막(2)을 증착하고, 그위에 하부 금속배선용 제1금속박막(3)을 형성한다. 제1금속박막(3)상에 감광막(4)을 도포하고 노광하여 제1금속박막(3)의 일정지역을 노출시킨다.
그 후에, 제2도에서와 같이, 상기 노출된 제1금속박막(3)으로 상기 감광막(4)을 마스크로 하여 불순물 이온(10)을 주입하여 불순물 이온이 주입된 영역(30)이 하부 금속배선용 제1금속박막(3)내부에 형성하고, 이어서, 상기 감광막을 제거한다.
상기 제1금속박막(3)으로 주입되는 불순물 이온은 실리콘 원자 또는 탄탈륨등으로서, 제1금속박막(3)중 불순물 이온이 주입된 영역(30)에서는 주입된 불순물 이온에 제1금속박막(3)의 물질특성이 달라지므로, 이후의 콘택홀 형성을 위한 산화막 식각공정시 상기 불순물 이온주입 영역(30)이 식각마스크로 작용하여 산화막의 과도식각에 의한 제1금속박막(3)의 식각을 방지할 수 있게 된다.
제3도에 도시된 바와같이, 상기 불순물이온 주입영역(30)을 포함한 제1금속박막(3) 전면상에 확산 방지막으로 사용되는 티타늄 질화막(5)을 증착하고, 하부 금속배선을 패터닝하기 위하여 상기 티타늄 질화막(5)상에 감광막(6)을 도포하고 노광하여 하부금속배선용 마스크를 패터닝한다.
제4도에 도시된 바와같이, 상기 감광막(6)을 마스크로 하여 상기 제1금속박막(3)과 티타늄 질화막(5)을 플라즈마 건식식각하여 제1금속박막(3)과 티타늄 질화막(5)으로 된 하부 금속배선을 형성한다. 상기 하부 금속배선막을 형성한 다음 상기 감광막(6)을 제거한다.
그리고 나서, 제5도에 도시된 바와같이, 상기 하부 금속배선을 포함한 기판상에 층간 절연막으로서 산화막(7)을 증착한 다음, 산화막(7)상에 감광막(8)을 도포하고 노광하여 산화막(7)의 일정영역이 노출되도록 한다. 이때, 노출된 산화막(7)의 직경이 제1도에 도시된 제1금속박막(3)이 감광막(4)에 의해 노출된 영역의 직경보다 작도록 감광막(8)을 형성한다.
제6도에 도시된 바와같이, 상기 감광막(8)을 마스크로 하여 습식식각 및 건식식각방법에 의해 상기 산화막(7)을 식각한 다음 티타늄 질화막(5)을 식각하여 비아 홀(20)을 형성한다. 이때, 제1도의 제1금속박막(3)이 감광막(4)에 의해 노출된 영역 즉, 불순물이온이 주입되는 영역의 직경보다 작으므로, 비아 홀(20)의 크기는 상기 불순물이온 주입영역(30)의 크기보다 작다.
이때, 비아 홀(20)은 습식 및 건식식각법에 의해 산화막(7)을 식각함으로써, 그의 폭이 입구부가 넓고 접촉부가 작은 비아 홀(20)이 형성되고, 산화막(7)의 식각시 상기 제1금속박막(3)중 불순물 이온이 주입된 영역(30)이 식각되지 않게 되어므로 언더 컷(under cut)이 발생하지 않으며, 이에 따라 금속배선의 단선이 방지된다. 이어서, 상기 감광막(8)을 제거한다.
그 후, 제7도에 도시된 바와 같이, 상기 형성된 비아 홀(20)을 포함한 산화막(7)상부에 상부 금속배선용 제2금속박막(9)을 증착하고, 그 위에 확산방지막으로 사용되는 티타늄 질화막(10)을 적층한 다음 일연의 포포토리소그라피 공정에 의해 상기 제2금속박막(9)과 티타늄 질화막(10)을 식각한다. 따라서, 제2금속박막(9)과 티타늄 질화막(10)으로된 원하는 크기의 상부 금속배선을 형성한다.
이상에서 자세히 설명한 바와 같이, 본 발명은 다층 금속배선구조를 갖는 반도체 소자의 콘택형성방법에 있어서, 하부 금속배선용 제1금속박막중 콘택형성에 의해 노출되는 부분에 불순물 이온을 주입하여 불순물 이온주입영역을 형성하여 금속배선물질의 특성을 변화시켜 줌으로써, 비어 홀 형성시 층간 절연막으로 사용되는 산화막이 노출될때까지 과도식각하는 경우에도 하부 금속배선용 제1금속박막이 식각되는 것을 방지하여 줌으로써, 금속배선의 단선 유발을 방지하고, 이에 따라 내구성이 향상되어 소자의 신뢰성을 확보할 수 있다.
Claims (5)
- 하부 금속배선과 상부 금속배선으로 된 반도체 소자의 금속배선형성방법에 있어서, 산화막이 형성된 반도체 기판상의 하부 금속배선용 제1금속박막을 형성하는 공정과; 선택적으로 제1금속박막으로 불순물 이온을 주입하여 제1금속박막에 불순물 이온주입영역을 형성하는 공정과; 제1금속박막상에 확산 방지막을 형성하는 공정과; 상기 제1금속박막과 확산방지막을 식각하여 하부 금속배선을 형성하는 공정과; 하부 금속배선을 포함한 기판상에 산화막을 형성하는 공정과; 상기 불순물 이온주입영역이 노출되도록 상기 산화막과 확산방지막을 식각하여 비어 홀을 형성하는 공정과; 비아 홀을 포함한 산화막상에 제2금속박막과 확산방지막으로 된 상부 금속배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 불순물이온 주입영역은 비아 홀의 크기보다 큰 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항 내지 제2항중 어느 한 항에 있어서, 상기 불순물 이온은 실리콘 원자인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항 내지 제2항중 어느 한 항에 있어서, 상기 불순물 이온은 탄탈륨인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 확산 방지막은 티타늄 질화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004449A KR0172254B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004449A KR0172254B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035968A KR960035968A (ko) | 1996-10-28 |
| KR0172254B1 true KR0172254B1 (ko) | 1999-03-30 |
Family
ID=19409233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950004449A KR0172254B1 (ko) | 1995-03-04 | 1995-03-04 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172254B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990027836A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 반도체 장치의 비아홀 형성방법 |
| KR100752189B1 (ko) * | 2006-08-07 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1995
- 1995-03-04 KR KR1019950004449A patent/KR0172254B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990027836A (ko) * | 1997-09-30 | 1999-04-15 | 윤종용 | 반도체 장치의 비아홀 형성방법 |
| KR100752189B1 (ko) * | 2006-08-07 | 2007-08-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR960035968A (ko) | 1996-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19950304 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19950304 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19980429 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 19980831 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 19981023 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 19981023 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20010918 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20020918 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20030919 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040920 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050923 Start annual number: 8 End annual number: 8 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20070910 |