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KR100248805B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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KR100248805B1 KR1019960076283A KR19960076283A KR100248805B1 KR 100248805 B1 KR100248805 B1 KR 100248805B1 KR 1019960076283 A KR1019960076283 A KR 1019960076283A KR 19960076283 A KR19960076283 A KR 19960076283A KR 100248805 B1 KR100248805 B1 KR 100248805B1
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김영환
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
반도체 장치의 고집적화와 더불어 비아홀의 크기는 점차 줄고 있으며, 이에 따라 비아 콘택의 접촉 저항이 높아진다. 이러한, 접촉 저항의 증가는 반도체 장치의 동작 속도 등의 특성을 저하시키는 요인이 되는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 하부 금속 배선 상에 콘택되는 비아홀을 형성한 후, 소정 두께만큼 식각하여 상부 금속막과 하부 금속막의 접촉 면적을 증가시킴으로써 접촉 저항을 감소시키는 반도체 장치의 비아 콘택 형성 방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치의 비아 콘택 형성에 이용됨.

Description

반도체 장치의 비아 콘택 형성방법반도체 소자의 금속배선 형성방법{A method for forming metal wire in semiconductor device}
본 발명은 반도체 장치의 금속 배선 간의 전기적 연결을 위한 비아 콘택(via contact) 형성방법에 관한 것이다.
반도체 장치의 고집적화와 더불어 비아홀의 크기는 점차 줄어가고 있다. 이에 따라, 비아 콘택의 접촉 저항이 높아지게 된다. 즉, 비아홀 크기의 감소에 따라 금속 배선 간의 접촉 면적이 줄어들고, 접촉 저항 역시 증가하게 되는 것이다.
이러한, 접촉 저항의 증가는 반도체 장치의 동작 속도 등의 특성을 저하시키는 요인이 된다.
본 발명은 비아홀 크기의 변화 없이 하부 금속막의 접촉 면적을 증가시킴으로써 접촉 저항을 감소시키는 반도체 장치의 비아 콘택 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 장치의 비아 콘택 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 하부층 11 : 하부 금속막
11a : 하부 금속 배선 12 : 포토레지스트 패턴
13 : 층간 절연막 14 : 상부 금속막
상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 형성된 소정의 하부층 상부에 하부 금속막을 형성하는 단계, 상기 하부 금속막 상부에 비아홀 형성 부위의 단면이 凹 형상인 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 하부 금속막을 식각함으로써 비아홀 형성부위의 단면이 凹 형상인 하부 금속 배선을 형성하는 단계, 전체구조 상부에 층간 절연막을 형성하고, 상기 비아홀 형성 부위에 비아홀을 형성하는 단계 및 전체구조 상부에 상기 하부 금속 배선에 콘택되는 상부 금속막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면 도 1a 내지 도 1d를 참조하여 본 발명의 일실시예를 상술한다.
먼저, 도 1a에 도시된 바와 같이 실리콘 기판 상에 형성된 소정의 하부층(10) 상부에 하부 금속막(11)을 형성하고, 그 상부에 포토레지스트를 도포하고, 금속 배선 형성을 위한 포토레지스트 패턴(12)을 비아 콘택이 형성될 부위에서 그 단면의 중앙부가 오목한 凹 형상으로 형성한다. 이때, 포토레지스트 패턴(12)의 형상은 노광 및 현상시의 부분별 차이에 의해 그 중앙부의 포토레지스트가 완전히 제거되지 않고 남음으로써 형성할 수 있다. 그리고, 비아 콘택이 형성될 부위 이외의 영역에서는 점선과 같이 정상적인 패턴으로 형성된다.
다음으로, 도 1b에 도시된 바와 같이 상기한 포토레지스트 패턴(12)을 식각장벽으로 하여 하부 금속막(11)을 선택적 식각한다. 이때, 형성되는 하부 금속 배선(11a)은 상기한 포토레지스트 패턴(12)와 같은 형상으로 형성된다. 즉, 비아 콘택이 형성될 부위에서 그 단면의 중앙부가 凹 형상으로, 그 나머지 부분에서는 점선과 같이 정상적인 패턴으로 형성된다. 이때, 하부 금속 배선(11a) 중앙부의 부분식각된 깊이는 약 500Å 내지 약 200Å 정도이다.
이어서, 도 1c에 도시된 바와 같이 전체구조 상부에 층간 졀연막(13)을 증착하고, 전체구조 상부에 포토레지스트를 형성하고, 비아홀 형성을 위한 포토레지스트 패턴을 형성한 다음, 습식 및 건식 식각을 실시하여 미리 예정된 부위에 콘택홀을 형성한다.
끝으로, 도 1d에 도시된 바와 같이 전체구조 상부에 상부 금속막(14)을 증착함으로써 이층 구조의 금속 배선 및 비아 콘택 형성을 완료한다.
상기와 같은 본 발명의 일실시예에 나타낸 바와 같이 본 발명을 실시하면 비아홀의 크기를 줄이지 않고, 접촉 면적을 늘임으로써 비아 콘택의 접촉 저항을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이 본 발명은 비아홀의 크기를 줄이지 않고, 접촉 면적을 늘임으로써 비아 콘택의 접촉 저항을 감소시키게 되어, 반도체 장치의 고집적화에 기여하는 효과가 있으며, 반도체 장치 자체의 동작 특성 향상을 기대할 수 있다.

Claims (1)

  1. 반도체 기판 상에 형성된 소정의 하부층 상부에 하부 금속막을 형성하는 제1단계;
    상기 하부 금속막 상부에 비아홀 형성 부위의 단면이 凹 형상인 포토레지스트 패턴을 형성하는 제2 단계;
    상기 포토레지스트 패턴을 식각 장벽으로 하여 상기 하부 금속막을 식각함으로써 비아홀 형성 부위의 단면이 凹 형상인 하부 금속 배선을 형성하는 제3 단계;
    상기 제3 단계를 마친 전체구조 상부에 층간 절연막을 형성하는 제4 단계;
    상기 비아홀 형성 부위의 상기 층간 절연막을 선택 식각하여 비아홀을 형성하는 제5 단계; 및
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* Cited by examiner, † Cited by third party
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JPH05109905A (ja) * 1991-10-15 1993-04-30 Fujitsu Ltd 半導体装置とその製造方法
JPH0621235A (ja) * 1992-07-01 1994-01-28 Nec Corp 半導体装置

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JPH0621235A (ja) * 1992-07-01 1994-01-28 Nec Corp 半導体装置

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