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KR0164592B1 - 주파수 합성기 및 합성 출력 주파수 제공 방법 - Google Patents

주파수 합성기 및 합성 출력 주파수 제공 방법 Download PDF

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KR0164592B1
KR0164592B1 KR1019900700198A KR900700198A KR0164592B1 KR 0164592 B1 KR0164592 B1 KR 0164592B1 KR 1019900700198 A KR1019900700198 A KR 1019900700198A KR 900700198 A KR900700198 A KR 900700198A KR 0164592 B1 KR0164592 B1 KR 0164592B1
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리 마틴 프레드릭
Original Assignee
제임스 더블유. 길만
모토로라 인코포레이티드
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

스퍼 보상을 가진 합성기 회로는 루프내에 분수 제법을 이용한다. 2개의 적산기는 제수 값 N을 결정하기 위해 이용된다. 2개의 적산기의 용량은 선택 가능하다. 수용 가능한 의사 용량을 가진 파형을 발생시키기 위하여 적산기들내에 옵셋 값이 선택적으로 도입된다.

Description

[발명의 명칭]
주파수 합성기 및 합성 출력 주파수 제공방법
[발명의 상세한 설명]
[발명의 배경]
본 발명은 일반적으로 주파수 합성기에 관한 것으로서, 특히 불필요한 의사 출력(spurious outputs)을 감소시키면서 선택 가능한 주파수 출력을 발생시키는 분수 N 주파수 합성기(fractional-N-frequency synthesizer)에 관한 것이다. 주파수 디바이더 회로는 위상 고정 루프(PLL)와 같은 주파수 합성기 회로에 사용된다. 분수 N합성 PLL 회로에 있어서, 전압 제어 발진기(VCO)의 출력 주파수(fo)가 분할되고나서 위상 검출기에 인가되는데, 상기 위상 검출기는 분할된 출력 신호의 위상을 기준 발진기로 부터 나오는 기준 주파수와 비교하는 종래 방식으로 작동하여 VCO 출력 주파수(fo)를 제어한다. 상기 출력 주파수(fo)는 관계식 fo=(N.F) x fr에 의해 기준 주파수 소오스의 기준 주파수와 관련된다. N.F는 출력 주파수가 기준 주파수와 비교되기 전에 분할되는 유효제수(effective divisor)이다. N.F는 디바이더 제어 회로에 의해 생성되고, 정수부 N과 분수부 F로 구성된다. 분수부 F=K/D 인데, 여기서 K 및 D는 정수이다.
디바이더가 정수 값으로 작동하기 때문에, 분수 제법은 제수의 서로 다른 정수 값간을 스위칭 함으로써 시뮬레이트된다. 그러나, 상기 제수를 스위칭하는 것은 합성된 출력 주파수 신호(fo)에서 의사 측파대(spurious sidebands)를 일으킨다. 합성기를 설계하는 목표는 어떤 최대 수용 가능한 한계 이하로 저조파 스퍼(sub-harmonic spurs)를 유지시키는 것이다.
미합중국 특허 제 4,204,174 호에 설명되어 있는 방식은 두개의 적산기를 활용하여 분수 제법을 시뮬레이트하고 디지탈-아날로그 변환기를 활용하여 최종 의사 측파대를 백-오프(back-off)하는 보정 신호를 발생시켜, 불필요한 의사 신호를 제거하는 것이다. 또한, 미합중국 특허 제 4,694,475 호도 주파수 디바이더 회로에 대해 두개의 적산기를 사용하는 것을 설명하고 있다. 근본적으로, 이들 두방식은 위상 에러를 보정하는 제1 적산기와, 상기 제1 적산기의 순시 용량(instantaneous contents)을 디바이더 출력의 각 사이클에서 합산하는 제2 적산기를 활용한다. 제2 적산기가 고정된 용량(capacity) D에 도달되는 각각의 클럭 사이클에 대해, 제수는 자체 프로그램된 값으로부터 1씩 증가된다. 각각의 연속 클럭 사이클에 대해, 제수 N은 자체 프로그램된 값으로부터 1씩 감소된다. 평균 제수에 대한 정 결과(net effect)는 카운트가 항상 쌍을 지어 가산 및 감산되므로 제로이다. 상기와 같은 두 적산기 방식은 단일 특정 파장 및 그와 관련된 의사 응답을 분할기의 분수부의 분자 K의 각각의 값에 대한 의사 응답과 예정된 루프 대역폭의 합성기에 대한 적산기의 용량 D에 제공한다.
상기 하나의 특정 파장은 소망의 출력 주파수(fo)에 대해 수용할 수 없는 의사 신호를 초래한다. 몇몇 출원에 있어서는, 소망 주파수(fo)의 20KHz를 갖는 의사 신호는 캐리어 fo 주파수 신호 이하에서 60dB인 반면에, 상기 캐리어 주파수의 20KHz 이상의 의사 신호는 캐리어 레벨 이하에서 90dB이다. 종래 기술의 두 적산기 방식에 의해 제공된 파장에 대해, 상기 의사 신호는 소정의 한도를 초과한다. 제6도는 그러한 상태를 설명한다. 상기 설명도에 있어서, 스퍼(spur)(134)는 소정의 한도내에 있지만, 스퍼(132)는 소정의 한도를 초과하고 있다.
양방향 라디오와 같은 응용에 있어서, 스퍼 효과를 제거함과 아울러 하드 웨어를 최소화하는 것은 가장 중요한 일이다.
[발명의 개요]
스퍼 보상을 갖춘 주파수 합성기는 임의의 출력 주파수(fo)에 대한 합성기의 의사 출력을 변화시키기 위한 수단을 제공함으로써, 상이한 의사 응답을 제공한다. 수용 가능한 스퍼를 가진 파형은 소망의 출력 주파수를 발생하기 위해 이용된다.
상기 합성기는 프로그램 가능한 디바이더를 갖는 루프를 구비한다. 디바이더 제어 수단은 프로그램 가능한 디바이더에 디바이더 값을 제공하고 분수제법용 디바이더에 가변값을 제공하여 소망의 출력 주파수를 발생시킨다. 상기 디바이더 제어 수단은 제1 및 제2 적산기 수단을 구비한다. 상기 제1 적산기 수단은 데이타를 수신하는 입력, 분할값을 변화시키는 제1 출력과 제2 적산기 수단에 데이타를 제공하는 제2 출력을 구비한다. 상기 제2 적산기 수단은 제1 적산기 수단의 제2 출력에 접속한 입력과 분할값을 변화시키는 출력을 구비한다.
본 발명의 한 양태에 있어서, 각각의 제1 및 제2 적산기 수단은 가변 용량을 갖는다. 본 발명의 또 다른 양태에 따른 수단은 제1 또는 제2 적산기 수단에 옵셋 값을 제공한다.
[도면의 간단한 설명]
제1도는 본 발명에 따른 스퍼 보상을 갖춘 주파수 합성기의 블럭선도.
제2도는 제1도의 주파수 합성기의 디바이더 제어 회로에 대한 블럭선도.
제3도는 제2도의 옵셋 제어에 대한 블럭선도.
제4도는 제2도의 제어 논리에 대한 블럭선도.
제5도는 제2도의 적산기에 대한 블럭선도.
제6도는 종래 기술 방식에 따른 두 적산 합성기의 주파수 응답에 대한 실례 설명도.
제7도는 선택된 파장에 대한 본 발명의 주파수 합성기의 주파수 응답 설명도.
[양호한 실시예의 설명]
먼저, 제1도를 참조하면, 본 발명에 따른 주파수 합성기(10)는 기준 발진기(11)를 구비하는 것을 알게될 것이다. 기준 발진기의 출력(fr)은 저역 통과 필터(13)를 거쳐서 전압 제어 발진기(VCO)(14)에 연결된 출력을 가진 위상 검출기(12)에 인가된다. VCO의 출력(14)은 주파수 합성기(10)의 출력(15)과 프로그램 가능한 N 분할 디바이더(programmable divide by N divider)(16)에 접속된다. VCO(14)는 합성기 출력신호(fo)를 제공한다. 디바이더(16)의 출력은 종래의 방식으로 위상 검출기(12)와 디바이더 제어 회로(17)에 분리된 신호를 공급한다. 디바이더 제어 회로(17)는 프로그램 가능한 디바이더(16)와 접속되고 상기 디바이더에 의해 사용되는 분할 정보 또는 N정보를 제공한다.
분수 N 주파수 합성기에 있어서, 소정의 출력 주파수(fo)는 프로그램 가능한 N 분할 디바이더용의 단일 제수를 이용하여서는 얻을 수가 없다. 평균 출력 주파수가 소정의 출력 주파수와 같게 하는 식으로 값 N을 주기적으로 조정하는 것이 필요하다. 제2도에 보다 상세하게 도시된 바와 같이, 디바이더 제어 회로(17)는 의사 신호를 최소화하는 동안 요구된 N 값을 프로그램 가능한 디바이더(16)에 제공하도록 설계된다.
프로그램 가능한 판독 전용 메모리 이외에 ROM및 RAM을 구비할 수 있는 메모리 수단을 구성하는 메모리(19)는 프로그램 가능한 디바이더(16)에 응용되는 값 N을 얻기 위해 디바이더 제어 회로(17)에 의해 사용되는 데이타를 포함하도록 사용된다. 마이크로프로세서 제어기(20)는 메모리(19)로부터 데이타를 판독하기 위해 사용되고, 상기 데이타를 데이타 버스를 거쳐서 래치로서 작용하는 데이타 레지스터(22)에 공급한다. 주파수 선택기(21)는 합성기 출력 주파수(fo)를 선택하기 위해 마이크로프로세서 제어기(20)에 결합된다. 양방향 라디오와 같은 응용에 있어서, 주파수 선택기는 채널 스위치와 대응한다.
데이타 레지스터(22)는 분자(K 값), 옵셋, 분모(D 값) 및 N 분할값에 대한 공칭값인 Nnom으로 표시되는 각종 데이타 출력을 제공한다. 상기 분자 및 옵셋 데이타 라인 각각이 멀티플렉서(23)의 A 및 B 입력에 접속된다. 멀티플렉서(23)의 출력 데이타 라인이 제1 적산기 수단을 구성하는 제1 적산기(24)의 입력과 접속된다. 용량으로 표시되는 출력은 제2 적산기 수단을 구성하는 제2 적산기(25)의 입력과 접속된다. 적산기(24 및 25) 각각은 데이타 레지스터(22)의 분모 출력과 접속된 용량 데이타를 갖는다. 적산기(24 및 25) 양쪽에 의해 캐리 출력이 제공되고, 제어 논리회로(27)의 두 입력과 접속된다. 제어 논리회로(27)의 출력은 프로그램 가능한 디바이더(16)에 접속된다. 데이타 레지스터(22)의 Nnom 데이타는 또한 제어 논리 회로(27)에 접속된다.
마이크로프로세서 제어기(20)는 데이타 레지스터(22)의 트리거 입력과 옵셋 제어회로(26)에 인가되는 출력을 제공한다. 옵셋 제어회로(26)는 멀티플렉서(23)의 선택 입력에 접속된 선택 출력과, 적산기(24 및 25)의 리셋 입력에 접속된 리셋 출력을 갖는다. 옵셋 제어(26), 제어논리(27)와 적산기(24 및 25)의 클럭 입력은 프로그램 가능한 디바이더(16)의 fd 출력과 함께 제공된다. 대안으로, 상기 클럭 신호는 fd 와 fr이 위상 동기하는 것처럼 기준 발진기(11)에 의해 직접 제공될 수 있다.
이제, 제3도를 참조하여, 옵셋 제어회로(26)를 보다 더 상세하게 설명하겠다. 프로그램 가능한 디바이더(16)로 부터의 클럭 출력은 인버터(31 및 34)와 지연 소자(33)로 구성된 직렬 회로로 결합된다. 인버터(31)의 출력은 지연소자(33)를 거쳐서 플립-프롭(36)의 클럭 입력에 결합된 출력을 갖는 인버터(34)의 입력과 접속된다. 상기 인버터(31)의 출력은 또한 플립-프롭(35)의 클럭 입력과 접속된다. 플립-프롭(37)은 높은 입력을 유지하기 위해 VDD와 결합된 D 입력을 갖는다. 그것의 클럭 입력은 옵셋 제어(26)의 트리거 입력이다. 플립-프롭(37)의 Q 출력은 플립-프롭(35)의 D 입력과 결합된다. 옵셋 제어(26)의 리셋 출력은 플립-프롭(36)의 D 입력과 또한 접속되어 있는 플립-프립(35)의 Q출력으로 제공된다. 옵셋 제어(26)의 선택(SELECT)출력은 플립-프롭(36)의출력으로 제공된다. 플립-프롭(35및 36)의 Q 출력은 플립-프롭(37)의 리셋 입력과 접속된 출력을 갖는 NOR게이트(38)의 입력과 접속되어 있다.
이제, 제4도를 참조하여 제어논리(27)를 설명하겠다. 적산기(24)의 캐리 출력은 1 비트 가산기(41)의 입력 A에 피드되어 있는 반면, 제2 적산기(25)의 캐리 출력은 가산기(41)의 입력B과 플립-프롭(42)의 D 입력에 피드된다. 플립-프롭(42)의 클럭 입력은 프로그램 가능한 디바이더(16)의 출력과 접속된다. 플립-프롭(42)의출력은 가산기(41)의 입력(C)과 결합된다. 가산기(41)의 합(SUM)과 캐리 출력이 가산기(43)의 워드 B입력의 최소한 두 최하위 비트 위치에 각각 인가된다. 데이타 레지스터(22)내에 기억된 Nnom 데이타는 가산기(43)의 워드 A 입력과 결합된다. 가산기(43)의 합(SUM)출력은 프로그램 가능한 디바이더(16)의 제수로서 사용된 N 값이다.
이제, 제5도를 참조하면, 제2도의 적산기(24 및 25)에 사용되는 형의 가산기가 상세하게 설명된다. 두 가산기(45 및 46), 2-1 멀티플렉서(47)및 래치(48)가 자체 입력과 출력 각각을 거쳐서 직렬로 접속된다. 옵셋 제어회로(26)의 리셋(RESET)출력은 래치(48)의 리셋 입력에 결합되어 래치의 출력을 초기화한다. 가산기(45)는 래치(48)의 입력과 적산기 입력인 입력(A)에서 값을 합산하여 그 결과를 제2 가산기(46)의 입력 A에 인가하고, 또한, 2-1 멀티플렉서(47)의 IN0입력에 인가한다. 용량의 2의 보수에 대응하는 값은 적산기 용량(CAPACITY) 입력인 가산기(46)의 입력B에 인가된다. 용량은 가산기가 캐리 신호를 발생하도록 하는 최소값으로서 정의된다. 가산기(46)로부터의 합(SUM)은 멀티플렉서(47)의 IN1에 인가된다. 가산기(45 및 46)의 캐리 출력이 OR 게이트(49)의 입력에 인가된다. 상기 OR게이트(49)의 출력은 적산기의 캐리(CARRY) 출력에 보내진다. OR 게이트(49)의 출력은 멀티플렉서(47)의 IN0또는 IN1이 래치(48)의 입력에 피드되는지의 여부를 결정하기 위해, 멀티플렉서(47)의 선택 입력과 결합된다. 멀티플렉서(47)출력은 적산기의 용량(CONTENTS) 출력이다. 적산기 클럭 입력인 래치(48)의 클럭 입력은 입력으로부터의 값을 래치의 출력에 전송시키기 위해 펄스화된다.
근본적으로, 동작에 있어서, 적산기 용량이 임의의 두수를 가산함으로써 래치되어진다면, 가산기(45 또는 46)중 하나의 캐리 출력은 하이(High)일 것이다. 이것은 OR 게이트(49)의 출력을 하이(High)가 되도록 하는데, 이것이 적산기의 용량으로서 멀티플렉서(47)의 IN1입력을 선택한다. 이것은 요컨대, 원래 합으로부터 용량을 감산한다. 만약 두수의 합이 용량을 초과하지 않았다면, 가산기(45 및 46)로 부터의 캐리 출력은 로우(low)일 것이고 그 결과 OR게이트(49)로부터의 로우(low)는 적산기의 용량으로서 멀티플렉서(47)의 합 IN0입력을 선택할 것이다.
주파수 합성기의 장점은 서두의 설명으로부터 충분히 명백하게 되어있지만, 특허출원서의 완성용으로, 회로의 동작 및 사용의 간단한 설명은 다음과 같이 설명하려 한다. 양호한 실시예의 디바이더 제어 회로(17)는 개선된 분수 N 합성기에 대해, 적산기내에 옵셋값을 삽입시키기 위해 멀티플렉서와 옵셋 제어를 이용한다. 서로 다른 회로의 다양한 이행은 마이크로프로세서내에 적산기 이행을 포함하여 N 디바이더의 상기 소정의 제어를 얻기 위해 이용되어 있다.
적산기(24 및 25)의 용량은 가변한다. 용량 정보는 메모리(19)에 다른 주파수 정보와 함께 기억된다. 현재 기억값은 적산기(24 및 25)의 용량 입력에 최후로 인가되는 D 값 2의 보수이다. 상기 D의 값은 식 D=fr/채널 간격으로부터 유도된다.
적산기(24)의 입력 그러나, 두 적산기(24 및 25) 간의 관계는 데이타 레지스터(22)에 래치된 두입력 워드가 제1 적산기(24)의 입력으로 피드되는 멀티플렉서(23)의 출력으로서 옵셋 제어(26)로 선택됨에 의해 결정된다. 상기 두 입력 워드는 적산기용으로 예정된 개시 값을 제공하는 옵셋 값과 정상 조건용으로 분자 K이다. 소정의 주파수(fo)각각에 대한 옵셋 값은 다른 주파수 정보, 즉, 분자, 분모 및 데이타 레지스터(22)에 부하가 걸려있는 Nnom 값과 함께 메모리(19)의 표에 기억된다. 옵셋 값은 K, D및 요구된 응용에 따라 변하고 컴퓨터 시뮬레이션에 의해 실제상 필드된 시험 및/또는 미리 시험 및 에러에 의해 확인될 수 있다. 옵셋을 제공하기 위해서, 그 값은 제로, 분자 또는 분모와 같을 수 없다. 만약, 이 값중 하나가 이용된다면, 옵셋될 수 없다.
옵셋 제어(26)는 개별 입력 워드가 선택될 때 결정한다. 합성기를 준비 동작에 들어가게 하기 위하여,(즉, 새로운 출력 주파수 fo를 선택함)마이크로프로세서 제어기(20)는 스트로보 데이타를 데이타 레지스터(22)에, 그리고 클럭 플립-프롭(37)이 그것의 D입력으로부터 플립-프롭(35)의 D 입력 하이 Q 출력을 전송하기 위해 트리거 신호를 제공한다. 인버터(31)로부터 인버터된 클럭 신호가 플립-프롭(35)을 클럭할 때, 그것의 하이 D입력은 적산기(24및 25)의 리셋 입력에서 인가될 하이 리셋 신호로서 그것의 Q 출력과 플립-프롭(36)의 D입력에 전송될 것이다. 상기는 양쪽 적산기의 용량을 적산기(24)의 입력에서 인가된 값에 비동기적으로 리셋하고 그들의 클럭 입력을 억제한다. 상기 리셋은 로우로 리턴된다. 플립-프롭(36)의 D입력에서 하이 값의 결과로서, 지연소자(33)의 지연된 클럭 신호로부터 클럭하여, 옵셋 제어 회로(26)의 플립-프롭(36)의 Q 출력은 멀티플렉서(23)의 B입력을 선택하기 위해 하이로 토글한다. 상기는 옵셋 값을 적산기(24)의 용량값으로 나타나게 한다. 동시에, 플립-프롭(35 및 36)의 로우출력은 NOR 게이트(38)를 거쳐서 로우로 플립-프롭(37)의 Q 출력을 리셋한다. 다음의 클럭 사이클에서, 인버터된 클럭 신호는 리셋 신호를 로우로 리턴하기 위해 플립-프롭(35)를 클럭하고, 클럭 신호에 응답하여 증가량만큼 적산기를 할당한다. 클럭 신호의 다음의 로우 내지 하이 변화에서, 제1 적산기(24)입력에서의 값은 적산기(24)에 기억된다. 어느 정도의 지연이 플립-프롭(36)을 클럭킹하는 지연소자(33)에 의해서 세트한 후, 플립-프롭(36)의 로우 D 입력은 로우 선택(SELECT) 출력으로서 전송된다. 상기 로우 선택(SELECT)신호는 정상 동작용으로 멀티플렉서(23)의 출력에 전송되는 분자를 포함하는 입력 A 값을 발생시킨다.
주파수 선택기(21)가 새로운 출력 주파수(fo)를 선택하기 위해 동작될 때마다, 마이크로프로세서 제어기(20)는 데이타가 데이타 레지스터(22)로 클럭되도록 선택된 주파수에 대하여 메모리(19)에서의 데이타를 판독한다. 마이크로 프로세서 제어기(20)는 제1 및 제2 적산기(24 및 25)에 인가되는 옵셋 값을 일으키도록 데이타 레지스터 및 옵셋 제어기를 트리거 한다. 멀티플렉서(23)는 이미 부하로 걸린 옵셋 값과 함께 합쳐진 점에서 분자값을 적산기(24)입력에 제공하기 위해 스위치된다. fd 신호로부터의 각각의 클럭 펄스에 대하여, 분자값은 다시 적산기(24)의 용량과 함께 합쳐진다. 유사하게, 적산기(1)의 출력은 적산기(25)에서 합쳐진다.
제1 적산기(24)는 제2 적산기(25)에서처럼 D 용량을 갖는다. 각각의 클럭 사이클에 대하여, 입력은 제1 가산기(24)의 용량에 가산된다. 제2 가산기(25)의 용량에 제2 가산기(25)로부터의 용량이 가산된다. 각각의 클럭 사이클에 대하여, 적산기 용량D는 개별 적산기가 충만되는 것으로 도달되고 한 캐리값이 발생된다. 다른 점에서는, 제로의 캐리값이 발생된다.
각각의 기준 클럭 사이클(fd)에 대하여, 제어논리(27)는 라디오 메모리 레지스터의 프로그램된 N 값으로부터 제어논리까지의 입력상에 기저된 프로그램 가능한 디바이더(16)에 분모 제수 출력 N, 제각기 제1 및 제2 적산기(C1i, C2i)로부터의 2분모(i) 캐리 출력과 제2 적산기 C2(i-1)의 이미 기억된 캐리 출력을 발생하며, 여기서 N=Nom+C1i+C2i- C2(i-1)이다. 기준 클럭의 D사이클에 대한 정효과는 K 캐리 펄스가 제1 가산기(24)에 의해 발생되는 것이다. 적산기(25)는 카운트가 제2 가산기(25)에 의해 둘이 한쌍이 되어 항상 가산되고 감산되기 때문에 N의 평균값으로 가져오는 일이 없다. 이때 프로그램 가능 제수의 평균값은 프로그램된 값N과 같은 정수부와 K/D와 같은 분수부를 갖는다. 상기 방법으로, 루프 디바이더용의 비정수 값은 비정수 루프 디바이더에 의해 기준 주파수의 곱셈으로부터 소정의 출력 주파수(fo)를 얻기 위해 산정된다. 여기서 fo=fr(N+K/D). 양호한 실시예의 회로가 제1 가산기(24)에 옵셋을 장전하기 위해 멀티플렉서(23)를 이용하는 동안, 1또는 그 이상의 클럭 사이클마다 제1 가산기(24)또는 제2 가산기(25)의 입력에 직접 옵셋 값을 장전하거나, 제1 가산기(24)에 옵셋을 장전하는 것과 같은 다른 변동이 가능하다.
임의의 개별 출력 주파수(fo)에 대하여, 옵셋용의 상이한 값에 대해 시험하는 것이 필요하다. 일단 옵셋 값이 받아들일수 있는 의사 응답을 갖는 것이 결정되어진다면, 상기 값은 메모리(19)에 분자, 분모 및 Nnom과 함께 기억되고, 개별 주파수가 바람직하게 될 때는 언제든지 선택하게 된다. 옵셋이 제로 또는 분자값을 필요로하지 않는 점에서의 주파수에 대해 옵셋 값으로서 메모리(19)에 기억될 수 있다. 주어진 주파수 또는 채널 간격에 대하여, 단일 분모 또는 D 값이 사용될 수 있다.
개별 주파수(fo)에 대하여, N 및 D 값 양쪽을 변화시키는 것과 동일 주파수를 여전히 얻는 것이 또한 가능하다. 단독으로 옵셋 값의 변화가 받아들일 수 있는 의사 출력 레벨을 제공하지 않았을 때, 옵셋 값의 선택과 함께 주파수에 대한 다른 N 및 D 값의 선택이 이용될 수 있다.
가변 용량 적산기(24 및 25)의 이용은 쉽게 변화되는 합성기(10)의 채널 간격을 허용한다. 예컨대, 5또는 6¼4KHz 채널 간격을 허용하기 위해, 오직 필요한 적산기는 5KHz 간격을 지속하도록 충분한 용량(즉, 비트의 길이 또는 수)을 갖는다. 만약, 고정된 길이의 적산기가 사용되었다면, 이들은 5 및 6¼KHz 채널 둘다를 합성하기 위하여 1¼KHz 간격을 지속하게 될 것이다. 상기는 2프로그램 가능 적산기(24및 25)보다 많은 적산기가 필요하게 될 것이다.

Claims (12)

  1. 합성된 출력 주파수(fo)를 제공하는 주파수 합성기에 있어서, 프로그램 가능한 디바이더를 구비한 합성기 루프와, 디바이더 값을 상기 프로그램 가능한 디바이더에 제공하며, 분수 제법용의 프로그램가능한 디바이더에 가변값을 제공하여 소망의 출력 주파수(fo)를 발생시키고, 제1 및 제2 적산기 수단을 구비하는 디바이더 제어 수단을 포함하며, 상기 제1 적산기 수단은 데이타를 수신하는 입력과, 상기 분할 값을 변화시키는 제1 출력과, 데이타를 상기 제2 적산기 수단에 제공하는 제2 출력을 구비하고, 상기 제2 적산기 수단은 상기 제1 적산기 수단의 제2 출력에 접속된 입력과 상기 분할 값을 변화시키는 출력을 구비하고, 상기 제1 및 제2 적산기 수단은 가변 용량을 각각 갖는 주파수 합성기.
  2. 제1항에 있어서, 상기 제1 및 제2 적산기 수단에 옵셋 값을 제공하는 수단을 더 구비하는 합성기.
  3. 제2항에 있어서, 옵셋 값을 제공하는 상기 수단은 소망의 출력 주파수(fo) 각각에 대한 옵셋 정보를 갖는 메모리 수단을 구비하는 주파수 합성기.
  4. 제3항에 있어서, 상기 메모리 수단은 상기 제1 및 제2 적산기 수단의 용량을 결정하는 용량 정보를 구비하는 주파수 합성기.
  5. 제1항에 있어서, 상기 적산기 수단 각각은 제1 및 제2 입력, 합(SUM) 출력 및 캐리 출력을 가진 제1 가산기와, 상기 제1 및 제2 입력, 합(SUM)출력 및 캐리 출력을 갖는 제2 가산기로서, 상기 제1 가산기의 출력이 상기 제2 가산기의 제1 입력에 접속되는 상기 제2 가산기와, 상기 제1 및 제2 가산기 각각의 출력에 접속된 제1 및 제2 입력과 출력을 가진 멀티플렉서와, 상기 멀티플렉서의 출력에 접속된 입력 및 상기 제1 가산기의 제2 입력에 접속된 출력을 가진 래치를 구비하며, 상기 제1 가산기의 제1 입력은 상기 적산기 수단의 입력을 포함하고, 상기 제2 가산기의 제2 입력은 상기 적산기 수단의 용량성 입력을 포함하고, 상기 멀티플렉서의 출력은 상기 적산기 수단의 출력을 포함하고, 상기 제1 및 제2 가산기의 캐리 출력은 상기 적산기 수단의 캐리 출력을 포함하는 주파수 합성기.
  6. 합성된 출력 주파수(fo)를 제공하는 주파수 합성기에 있어서, 프로그램 가능한 디바이더를 구비한 합성기 루프와, 디바이더 값을 프로그램 가능한 디바이더에 제공하며, 분수제법용의 프로그램 가능한 디바이더에 가변값을 제공하여 소망의 출력 주파수(fo)를 발생시키고 제1 및 제2 적산기 수단을 구비하는 디바이더 제어 수단과, 상기 제1 및 제2 적산기 수단에 옵셋 값을 제공하는 수단을 포함하며, 상기 제1 적산기 수단은 데이타를 수신하는 입력, 분할값을 변화시키는 제1 출력과, 데이타를 제2 적산기 수단에 제공하는 제2 출력을 구비하고, 상기 제2 적산기 수단은 상기 제1 적산기 수단의 제2 출력에 접속된 입력과 분할값을 변화시키는 출력을 구비하는 주파수 합성기.
  7. 합성된 출력 주파수(fo)를 제공하는 주파수 합성기에 있어서, 프로그램 가능한 디바이더를 구비한 합성기 루프와, 상기 합성기 루프에 정보를 제공하는 메모리 수단과, 디바이더 값을 상기 프로그램 가능한 디바이더에 제공하며, 분수제법용의 상기 프로그램 가능한 디바이더에 가변값을 제공하여 소정의 출력 주파수(fo)를 발생시키고 적어도 제1 및 제2 적산기 수단을 구비하는 디바이더 제어수단과, 상기 제1 및 제2 적산기 수단중 적어도 하나에 옵셋 값을 제공하는 수단을 포함하며, 상기 제1 적산기 수단은 데이타를 수신하는 입력, 상기 분할값을 변화시키는 제1 출력과, 데이타를 상기 제2 적산기 수단에 제공하는 제2 출력을 구비하고, 상기 제2 적산기 수단은 상기 제1 적산기 수단의 상기 제2 출력에 접속된 입력과 상기 분할값을 변화시키는 출력을 구비하는 주파수 합성기.
  8. 제7항에 있어서, 상기 옵셋 값을 제공하는 상기 수단은, 상기 데이타 및 상기 옵셋 값을 제공하는 상기 메모리 수단으로부터의 입력, 상기 데이타를 제공하기 위한 제1 출력과 소망의 출력 주파수(fo) 각각에 대해 상기 옵셋 값을 제공하는 제2 출력을 구비한 데이타 레지스터 수단과, 상기 데이타 레지스터 수단의 상기 제2 출력을 선택하는 옵셋 제어 수단과, 상기 데이타 레지스터 수단의 상기 제1 및 제2 출력에 결합되어 상기 옵셋 제어 수단에 응답하여 상기 옵셋 값을 상기 적산기에 제공하는 멀티플렉서를 포함하는 주파수 합성기.
  9. 제8항에 있어서, 상기 옵셋 제어 수단은 직렬로 이루어진 적어도 3개의 플립-프롭에 결합된 인버팅과 지연 수단을 포함하는 주파수 합성기.
  10. 제9항에 있어서, 상기 옵셋 제어 수단은, 적어도 제1 및 제2 인버터와 지연 소자를 구비한 직렬 회로로서, 상기 직렬 회로의 상기 출력은 상기 제3 플립-프롭의 클럭 입력과 접속되는 상기 직렬 회로를 포함하고, 상기 제2 플립-프롭은 상기 제1 인버터의 출력에 결합하는 클럭 입력을 구비하고, 상기 제2 및 상기 제3 플립-프롭의 Q 출력에 접속된 입력과 상기 제1 플립-프롭의 리셋 입력에 결합된 출력을 구비한 NOR게이트를 포함하는 주파수 합성기.
  11. 합성된 출력 주파수를 제공하는 방법에 있어서, 1) 데이타를 수신하여 디바이더 값을 프로그램 가능한 디바이더에 제공하는 단계와, 2) 상기 데이타를 옵셋팅하여 상기 옵셋 데이타를 제공하는 단계와, 3) 상기 옵셋 데이타를 적산하여 적산된 신호와 제1 제어 신호를 제공하는 단계와, 4) 상기 적산된 신호를 적산하여 제2 제어 신호를 제공하는 단계와, 5) 상기 제2 제어 신호를 지연시키고 인버팅하여 제3 제어 신호를 제공하는 단계와, 6) 상기 제1, 제2 및 제3 제어 신호에 응답하여 상기 디바이더 값을 변화시키는 단계를 포함하는 합성 출력 주파수 제공 방법.
  12. 합성된 출력 주파수를 제공하는 방법에 있어서, 1) 데이타를 수신하여 디바이더 값을 프로그램 가능한 디바이더에 제공하는 단계와, 2) 상기 데이타를 적산하여 적산된 신호와 제1 제어 신호를 제공하는 단계와, 3) 상기 적산된 신호를 옵셋팅하여 옵셋 적산 신호를 제공하는 단계와, 4) 상기 옵셋 적산된 신호를 적산하여 제2 제어 신호를 제공하는 단계와, 5) 상기 제2 제어 신호를 지연시키고 인버팅하여 제3 제어 신호를 제공하는 단계와, 6) 상기 제1, 제2 및 제3 제어 신호에 응답하여 상기 디바이더 값을 변화시키는 단계를 포함하는 합성 출력 주파수 제공 방법.
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