DE68914717T2

DE68914717T2 - Frequenzsynthesizer mit Kompensierung von Störsignalen.

Info

Publication number: DE68914717T2
Application number: DE68914717T
Authority: DE
Inventors: Frederick Lee Martin
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-06-03
Filing date: 1989-05-16
Publication date: 1994-10-20
Anticipated expiration: 2009-05-17
Also published as: CN1040119A; YU47487B; JPH03504790A; TR24163A; JP2645525B2; FI905875A0; YU112489A; HUT57494A; US4816774A; PH26602A; DD283880A5; EG19069A; DE68914717D1; IE65955B1; IL89833A0; DK281690D0; AR246138A1; IL89833A; PT90641A; HU893407D0

Description

Diese Erfindung betrifft frequenzsyntnesizer im allgemeinen und im besonderen einen Fraktionär-N-Frequenzsynthesizer, bei dem wählbare Frequenzausgänge erzeugt werden, während ungewünschte Störsignalausgänge vermindert werden. In Frequenzsynthesizer-Schaltungen, wie z.B. bei einer Phasenregelschleife (PLL), werden Frequenzteilerschaltkreise angewandt. In einer Fraktionär-N-Syntnese-PLL-Schaltung wird die Ausgangsfrequenz fo eines spannungsgeregelten Oszillators (VCO) zuerst geteilt und dann an einen Phasendetektor angelegt, der in einer herkömmlichen Weise die Phase des geteilten Ausgangssignals mit einer Bezugsfrequenz fr von einem Bezugsoszillator vergleicht, um die Ausgangsfrequenz fo des VCO zu regeln. Die Ausgangsfrequenz fo ist mit der Bezugsfrequenz der Bezugsfrequenzquelle durch die Beziehung fo = (N.F) x fr verbunden. N.F ist der effektive Divisor, durch den die Ausgangsfrequenz geteilt wird, bevor sie mit der Bezugsfrequenz verglichen wird. N.F wird von einer Teilersteuerschaltung erzeugt und besteht aus einem ganzzahligen Teil N und einem gebrochenen Teil F. Der gebrochene Teil ist F = k/D, worin k und D jeweils Ganzzahlen sind.
Da ein Teiler mit ganzzahligen Werten arbeitet, wird eine gebrochene Teilung durch Umschalten zwischen verschiedenen Ganzzahlwerten von Divisoren simuliert. Das Umschalten der Divisoren hat jedoch störende Seitenbänder in dem synthetisierten Ausgangsfrequenzsignal Fo zur Folge. Das Ziel beim Entwerfen eines Synthesizers ist es, die Amplituden dieser subharmonischen Störsignale unterhalb einer maximal akzeptablen Grenze zu halten.
Ein Lösungsweg, veranschaulicht in U.S.-Patent Nr. 4,204,174, um ungewünschte Störsignale zu löschen, benutzt zwei Akkumulatoren, um die gebrochene Teilung zu simulieren, und einen Digital/Analog-Wandler zum Erzeugen eines Korrektursignals, um die resultierenden störenden Seitenbänder zurückzuhalten. U.S.-Patent Nr. 4,694,475 erläutert ebenfalls die Verwendung von zwei Akkumulatoren für eine Frequenzteilerschaltung. Im Grunde benutzen beide Methoden einen ersten Akkumulator, um Phasenfehler zu korrigieren, und einen zweiten Akkumulator, zu dem der monentane Inhalt des ersten Akkumulators bei jeder Periode des Teilerausgangs addiert wird. Für jede Taktperiode, bei der die festgelegte Kapazität D des zweiten Akkumulators erreicht wird, wird der Divisor von seinem programmierten Wert um eins erhöht. Bei jeder nachfolgenden Taktperiode wird der Divisor N von seinem programmierten Wert um eins vermindert. Die Nettowirkung auf den mittleren Divisor ist null, da Zählwerte immer in Paaren addiert und subtrahiert werden. Solche Lösungen mit zwei Akkumulatoren liefern eine einzige eindeutige Wellenform und eine zugehörige Nebenwelle für jeden Wert des Zählers k für den gebrochenen Teil des Divisors und der Kapazität D des Akkumulators für einen Synthesizer einer vorbestimmten Schleifenbandbreite.
Die eine eindeutige Wellenform kann für eine gewünschte Ausgangsfrequenz fo unannehmbare Störsignale zur Folge haben. Bei einigen Anwendungen müssen Störsignale mit 20 kHz Abstand von einer gewünschten Frequenz fo 60 dB unter dem Signal der Trägerfrequenz fo liegen, während Störsignale, die weiter als 20 kHz von der Trägerfrequenz entfernt sind, 90 dB unter dem Trägerpegel liegen müssen. Mit der von den Lösungen mit zwei Akkumulatoren nach dem Stand der Technik bereitgestellten Wellenform können die Störsignale die gewünschten Grenzen überschreiten. Fig. 6 zeigt eine solche Situation. In dieser Darstellung liegt Störsignal 134 innerhalb gewünschter Grenzen, Störsignal 132 hingegen überschreitet die gewünschten Grenzen.
Bei Anwendungen, wie z.B. bei Zweiweg-Funkgeräten, ist die Minimierung der Hardware zusammen mit dem Eliminieren der Wirkungen von Störsignalen von äußerster Bedeutung.

Zusammenfassung der Erfindung

Dieser Frequenzsynthesizer mit Störsignalkompensierung stellt Einrichtungen bereit, um die Störsignalausgänge eines Synthesizers für eine beliebige Ausgangsfrequenz fo zu verändern, um dadurch verschiedene Nebenwellen bereitzustellen. Eine Wellenform mit annehmbaren Nebenwellen wird benutzt, um die gewünschte Ausgangsfrequenz zu erzeugen.
Der Synthesizer umfaßt eine Schleife mit einem programmierbaren Teiler. Eine Teilersteuereinrichtung liefert Teilerwerte an den programmierbaren Teiler und enthält eine Einrichtung, die variierende Werte zur gebrochenen Teilung an den Teiler liefert, um eine gewünschte Ausgangsfrequenz zu erzeugen. Die Teilersteuereinrichtung enthält eine erste und zweite Akkumulatoreinrichtung. Die erste Akkumulatoreinrichtung umfaßt einen Eingang, um Daten zu empfangen, einen ersten Ausgang, um den Teilungswert zu verändern, und einen zweiten Ausgang, um Daten an die zweite Akkumulatoreinrichtung zu liefern. Die zweite Akkumulatoreinrichtung umfaßt einen mit dem zweiten Ausgang der ersten Akkumulatoreinrichtung verbundenen Eingang und einen Ausgang, um den Teilungswert zu verändern, und die erste und zweite Akkumulatoreinrichtung besitzen jeweils eine variable Kapazität.
Bei einem bevorzugten Aspekt der Erfindung liefert eine Einrichtung einen Versatzwert an die erste und zweite Akkumulatoreinrichtung.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein Blockschaltbild eines erfindungsgemäßen Frequenzsynthesizers mit Störsignalkompensierung.
Fig. 2 ist ein Blockschaltbild einer Teilersteuerschaltung des Frequenzsynthesizers von Fig. 1.
Fig. 3 ist ein Blockschaltbild der Versatzsteuerung von Fig. 2.
Fig. 4 ist ein Blockschaltbild der Steuerlogik von Fig. 2.
Fig. 5 ist ein Blockschaltbild eines Akkumulators von Fig. 2.
Fig. 6 veranschaulicht ein Beispiel des Frequenzverhaltens eines Synthesizers mit zwei Akkumulatoren gemäß den Lösungswegen nach dem Stand der Technik.
Fig. 7 veranschaulicht das Frequenzverhalten des Frequenzsynthesizers der vorliegenden Erfindung für eine ausgewählte Wellenform.

Beschreibung der bevorzugten Ausführung

Unter Verwendung der Bezugszeichen wird nun auf die Zeichnungen und zuerst auf Fig. 1 verwiesen. Es versteht sich, daß ein erfindungsgemäßer Frequenzsynthesizer 10 einen Bezugsoszillator 11 enthält. Der Ausgang des Bezugsoszillators fr wird an einen Phasendetektor 12 angelegt, dessen Ausgang über ein Tiefpaßfilter 13 mit einem spannungsgeregelten Oszillator (VCO) 14 verbunden ist. Der Ausgang von VCO 14 ist mit dem Ausgang 15 des Frequenzsynthesizers 10 und mit einem programmierbaren durch N teilenden Frequenzteiler 16 verbunden. Der VCO 14 liefert ein Synthesizerausgangssignal fo. Der Ausgang des Teilers 16 liefert in herkömmlicher Weise ein geteiltes Signal fd an den Phasendetektor 12 und an eine Teilersteuerschaltung 17. Die Teilersteuerschaltung 17 ist mit dem programmierbaren Teiler 16 verbunden und stellt die durch den Teiler verwendete Teilungs- oder N-Information bereit.
Bei einem Fraktionär-N-Frequenzsynthesizer kann die gewünschte Ausgangsfrequenz fo nicht durch Verwendung eines einzigen Divisors für den durch N teilenden Teiler 16 erhalten werden. Es ist erforderlich, den Wert N periodisch in einer Weise einzustellen, so daß die mittlere Ausgangsfrequenz gleich der gewünschten Ausgangsfrequenz ist. Die Teilersteuerschaltung 17, wie im einzelnen in Fig. 2 dargestellt, ist vorgesehen, die benötigten N-Werte an den programmierbaren Teiler 16 zu liefern, während Störsignale minimiert werden.
Ein Speicher 19, der die Speichereinrichtung bildet, die sowohl einen programmierbaren Nurlesespeicher als auch ein ROM und ein RAM enthalten kann, wird benutzt, um Daten zur Verwendung durch die Teilersteuerschaltung 17 zu enthalten, um die Werte N zum Anlegen an den programmierbaren Teiler 16 zu gewinnen. Ein Mikroprozessor-Controller 20 wird zum Lesen der Daten aus dem Speicher 19 benutzt und liefert die Daten über einen Datenbus an ein Datenregister 22, das auch als Latch dient. Ein Frequenzwähler 21 ist mit dem Mikroprozessor-Controller 20 verbunden, um die Ausgangsfrequenz fo des Synthesizers zu wählen. In Anwendungen, wie z.B. bei Zweiweg-Funkgeräten, entspricht der Frequenzwähler dem Kanalschalter.
Das Datenregister 22 stellt die verschiedenen Datenausgänge bereit, die als Zähler oder k-Wert, Versatz, Nenner oder D-Wert und Nnom, der der Nominalwert für den Teilungswert N ist, bezeichnet worden sind. Die Zähler- und Versatzdatenleitungen sind jeweils mit den Eingängen A und B eines Multiplexers 23 verbunden. Die Ausgangsdatenleitungen des Multiplexers 23 sind mit dem Eingang eines ersten Akkumulators 24 verbunden, der die erste Akkumulatoreinrichtung bildet. Sein Ausgang, der mit Inhalt bezeichnet ist, ist mit dem Eingang eines zweiten Akkumulators 25 verbunden, der die zweite Akkumulatoreinrichtung bildet. Jeder der Akkumulatoren 24 und 25 hat einen Kapazitätseingang, der mit dem Nennerausgang von Datenregister 22 verbunden ist. Von beiden Akkumulatoren 24 und 25 werden übertragausgänge geliefert, die mit zwei Eingängen einer Steuerlogikschaltung 27 verbunden sind. Der Ausgang der Steuerlogikschaltung 27 ist mit dem programmierbaren Teiler 16 verbunden. Die Datenleitung Nnom des Datenregisters 22 ist ebenfalls mit der Steuerlogikschaltung 27 verbunden.
Der Mikroprozessor-Controller 20 liefert einen Ausgang, der an die Triggereingänge des Datenregisters 22 und einer Versatzsteuerschaltung 26 angelegt wird. Die Versatzsteuerschaltung 26 besitzt einen Auswählausgang, der mit einem Auswähleingang des Multiplexers 23 verbunden ist, und einen Rückstellausgang, der mit den Rückstelleingängen der Akkumulatoren 24 und 25 verbunden ist. Die Takteingänge der Versatzsteuerung 26, der Steuerlogik 27 und der Akkumulatoren 24 und 25 werden mit dem Ausgang fd des programmierbaren Teilers 16 versorgt. Diese Taktsiganle könnten alternativ direkt durch den Bezugsoszillator 11 geliefert werden, da fd und fr phasenverriegelt sind.
Fig. 3 zeigt die Versatzsteuerschaltung 26 in weiteren Einzelheiten. Der Taktausgang von dem programmierbaren Teiler 16 ist mit einer Reihenschaltung, die die Inverter 31 und 34 und ein Verzögerungselement 33 umfaßt, verbunden. Der Ausgang des Inverters 31 ist mit dem Eingang des Inverters 34 verbunden, dessen Ausgang über das Verzögerungselement 33 mit dem Takteingang eines Flipflops 36 verbunden ist. Der Ausgang von Inverter 31 ist auch mit dem Takteingang eines Flipflops 35 verbunden. Ein Eingang D eines Flipflops 37 ist mit VDD verbunden, um den Eingang Hoch zu halten. Sein Takteingang ist der TRIGGER-Eingang der Versatzsteuerung 26. Der Q-Ausgang von Flipflop 37 ist mit dem D-Eingang von Flipflop 35 verbunden. Der RESET-Ausgang der Versatzsteuerung 26 wird durch den Q-Ausgang von Flipflop 35 geliefert, der auch mit dem D-Eingang von Flipflop 36 verbunden ist. Der SELECT- Ausgang der Versatzsteuerung 26 wird durch den Q-Ausgang von Flipflop 36 geliefert. Die inversen Q-Ausgänge der Flipflops 35 und 36 sind mit den Eingängen eines NOR-Gatters 38 verbunden, dessen Ausgang mit dem Rückstelleingang von Flipflop 37 verbunden ist.
Unter Bezug auf Fig. 4 erfolgt eine Beschreibung der Steuerlogik 27. Der Übertragausgang von Akkumulator 24 wird zu einem Eingang A eines Einbit-Addierers 41 geführt, während der übertragausgang des zweiten Akkumulators 25 zu einem Eingang B des Addierers 41 und zu einem D- Eingang eines Flipflops 42 geführt wird. Der Takteingang von Flipflop 42 ist mit dem Ausgang des programmierbaren Teilers 16 verbunden. Der inverse Q-Ausgang von Flipflop 42 ist mit dem Eingang C des Addierers 41 verbunden. Die Summen- und übertragausgänge von Addierer 41 werden jeweils an die zwei niedrigstwertigen Bitpositionen des Wort-B-Eingangs eines Addierers 43 angelegt. Der in dem Datenregister 22 gespeicherte Wert Dnom wird an den Wort-A-Eingang von Addierer 43 angelegt. Der Summenausgang von Addierer 43 ist der Wert N, der als Divisor für den programmierbaren Teiler 16 verwendet wird.
Fig. 5 zeigt im Detail einen Akkumulator der für die Akkumulatoren 24 und 25 von Fig. 2 verwendeten Art. Zwei Addierer 45 und 46, ein 2-zu-1 Multiplexer 47 und ein Latch 48 sind über ihre jeweiligen Ein- und Ausgänge seriell verbunden. Der RESET-Ausgang der Versatzsteuerschaltung 26 ist mit dem Rückstelleingang von Latch 48 verbunden, um den Ausgang des Latchs zu initialisieren. Der Addierer 45 summiert den Wert an seinem Eingang A, welcher der Akkumulatoreingang ist, mit dem Ausgang von Latch 48 und legt das Ergebnis an Eingang A des zweiten Addieres 46 und auch an den Eingang INo des 2-zu-1 Multiplexers 47 an. Ein dem Zweier-Komplement der Kapazität entsprechender Wert wird an Eingang B von Addierer 46, welcher der CAPACITV-Eingang des Akkumulators ist, angelegt. Die Kapazität ist als der Minimalwert definiert, der den Akkumulator veranlaßt, ein übertragsignal zu erzeugen. Die Summe von Addierer 46 wird an den Eingang IN&sub1; des Multiplexers 47 angelegt. Die übertragausgänge der Addierer 45 und 46 werden an die Eingänge eines ODER-Gatters 49 angelegt. Der Ausgang des ODER-Gatters 49 wird als CARRY-Ausgang des Akkumulators herausgebracht. Der Ausgang von ODER-Gatter 49 ist mit dem SELECT-Eingang des Multiplexers 47 verbunden, um zu bestimmen, ob INo oder IN&sub1; des Multiplexers 47 in den Eingang von Latch 48 geleitet werden. Der Ausgang von Multiplexer 47 ist der CONTENTS-Ausgang des Akkumulators. Der Takteingang an Latch 48, welcher der Takteingang des Akkumulators ist, wird gepulst, um den Wert vom Eingang zum Ausgang des Latchs zu übertragen.
Im Betrieb wird grundsätzlich, wenn die Kapazität des Akkumulators durch Addieren von zwei beliebigen Zahlen erreicht worden ist, der übertragausgang von einem der Addierer 45 oder 46 Hoch sein. Dies wird den Ausgang des ODER-Gatters 49 veranlassen, Hoch zu gehen, was den Eingang IN&sub1; des Multiplexers 47 als den Inhalt des Akkumulators auswählt. Dies subtrahiert in Wirklichkeit die Kapazität von der ursprünglichen Summe. Wenn die Summe der zwei Zahlen die Kapazität nicht überschreitet, werden die Übertragausgänge von den Addierern 45 und 46 Tief sein, und das resultierende Tief von ODER-Gatter 49 wird den Summe-INo-Eingang von Multiplexer 47 als den Inhalt des Akkumulators auswählen.
Es wird angenommen, dar die Vorteile des Frequenzsynthesizers aus der vorangehenden Beschreibung der Teile voll ersichtlich geworden sind, aber zur Vollständigkeit der Offenbarung erfolgt eine kurze Beschreibung der Funktion und der Anwendung der Schaltung. Die Teilersteuerschaltung 17 der bevorzugten Ausführung benutzt einen Multiplexer und eine Versatzsteuerung, um einen Versatzwert zur verbesserten gebrochene N-Synthese in die Akkumulatoren einzuführen. Verschiedene andere Schaltungsimplementierungen, einschließlich der Implementierung der Akkumulatoren in einem Mikroprozessor, könnten benutzt werden, um diese gewünschte Steuerung des N-Teilers zu erhalten.
Die Kapazität der Akkumulatoren 24 und 25 ist variabel. Die Kapazitätsinformation wird mit der übrigen Frequenzinformation in dem Speicher 19 gespeichert. Der tatsächlich gespeicherte Wert ist das Zweier-Komplement des D-Werts, das letztlich an die Kapazitätseingänge der Akkumulatoren 24 und 25 angelegt wird. Der Wert D wird aus der Gleichung D = fr/Kanalabstand gewonnen.
Die Eingabe an Akkumulator 24, und folglich die Beziehung zwischen den zwei Akkumulatoren 24 und 25, wird dadurch bestimmt, welches der zwei in dem Datenregister 22 gespeicherten Eingabewörter von der Versatzsteuerung 26 als Ausgang des Multiplexers 23 ausgewählt wird, um in den Eingang des ersten Akkumulators geleitet zu werden. Die beiden Eingangswörter sind der Zähler k für stationäre Zustände und der Versatzwert, der einen vorbestimmten Anfangswert für die Akkumulatoren liefert. Der Versatzwert für jede gewünschte Frequenz fo ist in einer Tabelle im Speicher 19 zusammen mit der übrigen Frequenzinformation, nämlich den Werten für Zähler, Nenner und Nnom gespeichert, die in das Datenregister 22 geladen werden. Der Versatzwert ändert sich mit k, D und die erforderliche Anwendung kann empirisch in tatsächlichen Feldversuchen und/oder vorab durch Computersimulation gefunden werden. Um einen Versatz zu liefern, kann der Wert nicht null, dem Zähler oder dem Nenner entsprechen. Wenn einer dieser Werte benutzt wird, würde es keinen Versatz geben.
Die Versatzsteuerung 26 bestimmt, wann ein einzelnes Eingabewort gewählt werden wird. Bei Initialisierung des Synthesizers (d.h. wählen einer neuen Ausgangsfrequenz fo) liefert der Mikroprozessor-Controller 20 ein Triggersignal, um Daten in das Datenregister 22 einzutakten, und taktet Flipflop 37, um einen hohen Q-Ausgang von seinem D-Eingang in den D-Eingang von Flipflop 35 zu übertragen. Wenn das invertierte Taktsignal von Inverter 31 das Flipflop 35 taktet, wird sein hoher D-Eingang an seinen Q-Ausgang und an den D-Eingang von Flipflop 36 und als ein hohes Rückstellsignal übertragen, das an die Rückstelleingänge der Akkumulatoren 24 und 25 angelegt wird. Dadurch werden der Inhalt beider Akkumulatoren auf den an den Eingang von Akkumulator 24 angelegten Wert asynchron zurückgesetzt und ihre Takteingänge gesperrt. Das Rückstellsignal wird wieder Tief gesetzt. Als Folge des hohen Werts am D-Eingang von Flipflop 36 schaltet beim Takten von dem verzögerten Taktsignal des Verzögerungselements 33 der Q-Ausgang von Flipflop 36 der Versatzsteuerschaltung 26 auf Hoch um, um den B-Eingang des Multiplexers 23 zu wählen. Dadurch tritt der Versatzwert als der Inhaltswert von Akkumulator 24 auf. Gleichzeitig stellen die inversen Q-Ausgänge der Flipflops 35 und 36 den Q-Ausgang von Flipflop 37 über das NOR-Gatter 38 auf Tief zurück. Bei der nächsten Taktperiode taktet das invertierte Taktsignal das Flipflop 35, um das Rückstellsignal auf Tief zurückzubringen, was es den Akkumulatoren erlaubt, als Reaktion auf die Taktsignale zu inkrementieren. Beim nächsten Tief-Hoch-Übergang des Taksignals wird der Wert am Eingang des ersten Akkumulators 24 in dem Akkumulator 24 gespeichert. Nach einer bestimmten Verzögerung, die durch das das Flipflop 36 taktende Verzögerungselement 33 festgelegt ist, wird der tiefe D-Eingang von Flipflop 36 als ein tiefer SELECT-Ausgang übertragen. Dieses tiefe SELECT- Signal veranlaßt, daß der Eingang-A-Wert, der den Zähler enthält, an den Ausgang des Multiplexers 23 zur stationären Funktion übertragen wird.
Wann immer der Frequenzwähler 21 betätigt wird, um eine neue Ausgangsfrequenz fo zu wählen, liest der Mikroprozessor-Controller 20 die Daten für die gewählte Frequenz aus dem Speicher 19 und veranlaßt, daß die Daten in das Datenregister 22 getaktet werden. Der Mikroprozessor-Controller 20 triggert das Datenregister und die Versatzsteuerung, um zu veranlassen, daß der Versatzwert an den ersten und zweiten Akkumulator 24 und 25 angelegt wird. Der Multiplexer 23 wird dann geschaltet, um den Zählerwert an den Eingang von Akkumulator 24 liefern, wo er mit dem zuvor geladenen Versatzwert summiert wird. Für jeden Taktimpuls von dem fd-Signal wird der Zählerwert erneut mit dem Inhalt von Akkumulator 24 summiert. Ähnlich wird der Ausgang von Akkumulator 1 in Akkumulator 25 summiert.
Der erste Akkumulator 24 hat ebenso wie der zweite Akkumulator 25 eine Kapazität von D. Für jede Taktperiode wird eine Eingabe zum Inhalt des ersten Akkumulators addiert. Die Inhalte von dem ersten Akkumulator 24 werden zu den Inhalten des zweiten Akkumulators 25 addiert. Für jede Taktperiode, wo die Kapazität D des Akkumulators erreicht wird, läuft dieser einzelne Akkumulator über und ein Übertragswert von eins wird erzeugt. Im anderen Fall wird ein übertragswert von null erzeugt.
Für jede Periode des Bezugstakts fd erzeugt die Steuerlogik 27 einen momentanen Divisorausgang N für den programmierbaren Teiler 16, der auf den Eingängen an die Steuerlogik von dem programmierten N-Wert des Speicherregisters des Funkgeräts, den zwei momentanen (i) übertragausgängen des ersten und zweiten Akkumulators, C1i, bzw. C2i, und dem zuvor gespeicherten Übertragausgang des zweiten Akkumulators C2(i-1) basiert, wo N = Nnom + C1i + C2(i-1) ist. Der Nettoeffekt über D Perioden des Bezugstakts ist, daß k übertragimpulse von dem ersten Akkumulator 24 erzeugt werden. Der Akkumulator 25 hat keine Wirkung auf den Mittelwert von N, da die Zählwerte von dem zweiten Akkumulator 25 immer in Paaren addiert und subtrahiert werden. Der Mittelwert des programmierbaren Divisors hat also einen ganzen Teil, der gleich dem programmierten Wert N ist, und einen gebrochenen Teil, der gleich k/D ist. Aus diese Weise wird für den Schleifenteiler ein nicht-ganzzahliger Wert erzeugt, um die gewünschte Ausgangsfrequen fo aus der Multiplikation der Bezugsfrequenz fr mit dem nicht-ganzzahligen Schleifenteiler zu erhalten, wo fo = fr(N + k/D) ist. Während die Schaltung der bevorzugten Ausführung den Multiplexer 23 benutz, um den Versatz in den ersten Akkumulator 24 zu laden, sind andere Varianten, z.B. laden des Versatzes in den zweiten Akkumulator 25 oder laden des Versatzwerts direkt in den Eingang des ersten Akkumulators 24 oder des zweiten Akkumulators 25 für eine oder mehrere Taktperioden, möglich.
Für jede einzelne Ausgangsfrequenz fo kann es erforderlich sein, mit verschiedenen Werten für den Versatz zu experimentieren. Wenn einmal ein Versatzwert ermittelt worden ist, der ein annehmbares Störsignalverhalten aufweist, wird dieser Wert mit dem Zähler, dem Nenner und Nnom im Speicher 19 gespeichert und wird gewählt, wann immer diese einzelne Frequenz gewünscht wird. Für Frequenzen, wo ein Versatz nicht nötig ist, kann null oder der Zählerwert als Versatzwert in dem Speicher 19 gespeichert werden. Für eine gegebene Frequenz oder Kanalabstand kann ein einziger D-Wert verwendet werden.
Für eine einzelne Frequenz fo ist es auch möglich, sowohl den N- als auch den D-Wert zu verändern und doch den gleichen Frequenzausgang zu erhalten. Wenn die Veränderung des Versatzwerts allein keinen annehmbaren Störsignalausgangspegel liefert, kann die Wahl anderer N- und D-Werte für die Frequenz in Verbindung mit der Wahl eines Versatzwerts angewandt werden.
Die Verwendung von Akkumulatoren 24 und 25 mit variabler Kapazität erlaubt es, den Kanalabstand des Synthesizers 10 leicht zu ändern. Um z.B. einen Kanalabstand von entweder 5 oder 6 1/4 kHz zu erlauben, müssen die Akkumulatoren eine ausreichende Kapazität besitzen (d.h. Länge oder Anzahl von Bits), um den 5 kHz Abstand zu unterstützen. Würden Akkumulatoren mit fester Länge benutzt, müßten sie 1 1/4 kHz Kanalabstand unterstützen, um sowohl 5 als auch 6 1/4 kHz Kanäle zu synthetisieren. Dies würde viel größere Akkumulatoren als zwei Akkumulatoren 24 und 25 erfordern.

Claims

1. Frequenzsynthesizer zum Erzeugen einer synthetisierten Ausgangsfrequenz fo, umfassend:

eine Synthesizerschleife einschließlich eines programmierbaren Frequenzteilers (16);

eine Teilersteuereinrichtung (17), die dem programmierbaren Teiler Teilerwerte liefert, wobei Teilersteuereinrichtung dem programmierbaren Teiler veränderliche Werte zur gebrochenen Teilung liefert, um eine gewünschte Ausgangsfrequenz fo zu erzeugen, und umfassend eine erste (24) und zweite (25) Akkumulatoreinrichtung;

wobei die erste Akkumulatoreinrichtung (24) einen Eingang zum Empfangen von Daten, einen ersten Ausgang zum Verändern des Teilungswerts und einen zweiten Ausgang umfaßt, um der zweiten Akkumulatoreinrichtung Daten zu liefern, und

wobei die zweite Akkumulatoreinrichtung (25) einen mit dem zweiten Ausgang der ersten Akkumulatoreinrichtung verbundenen Eingang und einen Ausgang umfaßt, um den Teilungswert zu verändern; dadurch gekennzeichnet, daß

die erste und zweite Akkumulatoreinrichtung jeweils eine veränderbare Kapazität besitzen.

2. Frequenzsynthesizer nach Anspruch 1, weiter umfassend:

eine Einrichtung (23), um der ersten und zweiten Akkumulatoreinrichtung einen Versatzwert zu liefern.

3. Frequenzsynthesizer nach Anspruch 2, in dem:

die Einrichtung zum Liefern eines Versatzwerts eine Speichereinrichtung (19) umfaßt, wobei die Speichereinrichtung eine Versatzinformation für jede gewünschte Ausgangsfrequenz fo besitzt.

4. Frequenzsynthesizer nach Anspruch 3, in dem:

die Speichereinrichtung (19) eine Kapazitätsinformation enthält, um die Kapazität der ersten und zweiten Akkumulatoreinrichtung zu bestimmen.

5. Frequenzsynthesizer nach Anspruch 1, in dem:

jeder der Akkumulatoren (24, 25) einen ersten Addierer (45) mit einem ersten und zweiten Eingang, einem Summenausgang und einem Übertragausgang,

einen zweiten Addierer (46) mit einem ersten und zweiten Eingang, einem Summenausgang und einem Übertragausgang, wobei der Ausgang des ersten Addierers mit dem ersten Eingang des zweiten Addierers funktionsmäßig verbunden ist,

einen Multiplexer (47) mit einem ersten und zweiten Eingang, die jeweils mit dem Ausgang des ersten und zweiten Addierers funktionsmäßig verbunden sind, und mit einem Ausgang, und

ein Latch (48) mit einem Eingang, der funktionsmäßig mit dem Ausgang des Multiplexers verbunden ist, um einem Ausgang, der funktionsmäßig mit dem zweiten Eingang des ersten Addierers verbunden ist, enthält,

wobei der erste Eingang des ersten Addieres einen Eingang der Akkumulatoreinrichtung umfaßt, der zweite Eingang des zweiten Addierers einen Kapazitätseingang der Akkmulatoreinrichtung umfaßt, der Ausgang des Multiplexers einen Ausgang der Akkmulatoreinrichtung umfaßt und die Übertragausgänge des ersten und zweiten Addierers kooperativ einen Übertragausgang der Akkumulatoreinrichtung umfassen.

6. Frequenzsynthesizer nach einem der vorangehenden Ansprüche, weiter umfassend eine Einrichtung (22), um der ersten (24) oder der zweiten (25) Akkumulatoreinrichtung einen Versatzwert zu liefern.