DE69506112T2

DE69506112T2 - Frequenzsynthetisierer mit gebrochenem teilverhältnis mit delta-sigma frequenzdiskriminator

Info

Publication number: DE69506112T2
Application number: DE69506112T
Authority: DE
Inventors: Miles Alexander Ottawa Ontario K1V 9X1 Copeland; Thomas Atkin Denning Osgoode Ontario K0A 2W0 Riley
Original assignee: Northern Telecom Ltd
Current assignee: Nortel Networks Ltd
Priority date: 1994-05-12
Filing date: 1995-05-12
Publication date: 1999-07-22
Anticipated expiration: 2015-05-13
Also published as: JPH10500264A; WO1995031861A1; US5781044A; JP3213754B2; EP0772913A1; CA2123477A1; EP0772913B1; DE69506112D1

Description

Technisches Gebiet

Die Erfindung bezieht sich auf Frequenzsynthesizer und insbesondere auf einen Frequenzsynthesizer mit einem Bruchzahl-N- Teilerverhältnis. Die Erfindung bezieht sich weiterhin auf Frequenzdiskriminatoren, die besonders zur Verwendung in derartigen Frequenzsynthesizern geeignet sind.

Stand der Technik

Bekannte, durch eine Bruchzahl-N teilende Frequenzsynthesizer, wie sie beispielsweise in dem US-Patent 4 965 531 beschrieben sind, verwenden einen Analog-Phasendetektor zum Detektieren des Fehlersignals oder der Differenz zwischen der erzeugten Frequenz und einer Sollfrequenz. Derartige Frequenzsynthesizer sind nicht vollständig befriedigend, weil Analog-Phasendetektoren nicht vollständig linear sind, eine Rauschquelle darstellen können und ihrerseits gegenüber Rauschen und Störungen empfindlich sein können.
Das US-Patent 4 810 974 beschreibt einen spannungsgesteuerten Oszillator, der zur periodischen Kompensation von Temperatur- und Alterungseffekten bestimmt ist. Er umfaßt eine einzige Schleife mit einem analogen Phasen-/Frequenz-Vergleicher und verwendet einen durch eine ganze Zahl teilenden Teiler zur Erzeugung von Ausgangsfrequenzen, die ganzzahlige Vielfache einer Bezugsfrequenz sind.

Offenbarung der Erfindung

Entsprechend einem Gesichtspunkt der Erfindung wird ein durch eine Bruchzahl N teilender Synthesizer geschaffen, der einen auf eine Steuerspannung (Vc) ansprechenden spannungsgesteuerten Oszillator zur Erzeugung eines Ausgangssignals (F&sub0;) mit einer bestimmten Frequenz, Frequenzdiskriminatoreinrichtungen, die auf das Ausgangssignal (F&sub0;) und ein Bezugssignal (Fref) mit einer vorgegebenen Bezugsfrequenz ansprechen, um ein digitales Signal (D&sub0;) zu erzeugen, das die Ausgangssignalfrequenz darstellt, Differenzbildungseinrichtungen, die auf das digitale, die Ausgangssignalfrequenz darstellende Signal und ein eine gewünschte Ausgangsfrequenz (Fd) darstellendes digitales Eingangssignal ansprechen, um ein Fehlersignal (e) zu liefern, und Digital-/Analog-Wandlereinrichtungen zur Umwandlung des Fehlersignals zur Lieferung der Steuerspannung (Vc) umfassen, dadurch gekennzeichnet, daß die Frequenzdiskriminatoreinrichtung eine Phasenregelschleifeneinrichtung umfaßt, die phasenstarr mit dem Ausgangssignal (F&sub0;) synchronisiert ist.
Bei einer derartigen Konfiguration kann die kombinierte Übertragungsfunktion des Frequenzsynthesizers derart sein, daß von dem Frequenzdiskriminator erzeugtes Quantisierungsrauschen im wesentlichen aus dem Ausgangssignal (F&sub0;) entfernt ist.
Vorzugsweise ist eine Filtereinrichtung zwischen der Digital-/ Analog-Wandlereinrichtung und dem spannungsgesteuerten Oszillator vorgesehen. Diese Filtereinrichtung kann einen analogen Integrator umfassen und einen gewissen Teil des Quantisierungsrauschens entfernen.
Filtereinrichtungen können zwischen der Differenzbildungseinrichtung und der Digital-/Analog-Wandlereinrichtung vorgesehen sein. Diese Filtereinrichtungen können einen digitalen Integrator derart umfassen, daß die Ausgangssignalfrequenz (F&sub0;) phasenstarr mit der Bezugssignalfrequenz (Fref) synchronisiert ist.
Wenn sowohl die erstgenannte Filtereinrichtung als auch die zweitgenannte Filtereinrichtung vorgesehen sind, ist allgemein eine eine stabilisierende Nullstelle liefernde Einrichtung eingefügt, um die Stabilität der Frequenzsynthesizerschaltung sicherzustellen. Die eine stabilisierende Nullstelle liefernde Einrichtung kann eine Vorwärtszuführungsschleife und eine Summiereinrichtung umfassen, die in einer der Filtereinrichtungen vorgesehen ist, zweckmäßigerweise in der, die zwischen der Differenzbildungseinrichtung und der Digital-/Analog-Wandlereinrichtung angeordnet ist.
Die Frequenzdiskriminatoreinrichtung kann einen Frequenzdiskriminator, der zum Empfang des Ausgangssignals von dem spannungsgesteuerten Oszillator angeschaltet ist, und ein Dezimationsfilter umfassen, das zwischen dem Ausgang des Frequenzdiskriminators und der Differenzbildungseinrichtung vorgesehen ist. Das Dezimationsfilter verringert die Abtastrate des Frequenzdiskriminators beispielsweise von 10 MHz auf 1 MHz, was in diesem Vorgang zur Verringerung des Quantisierungsrauschens beiträgt.
Die Frequenzdiskriminatoreinrichtung kann einen Frequenzdiskriminator mit einem Vorwärtszuführungspfad unter Einschluß einer Mehrmodulus-Teilereinrichtung zum Teilen der Frequenz des Ausgangssignals (F&sub0;) in Abhängigkeit von einem Teilerverhältnis- Steuersignal, Vergleichereinrichtungen zum Vergleichen des geteilten Signals mit dem Bezugssignal zur Lieferung eines zweiten Fehlersignals und einen Rückführungspfad umfassen, der eine Schaltung mit einer Übertragungsfunktion von 2-Z&supmin;¹ aufweist, die auf das Fehlersignal und das Bezugssignal anspricht, um das Teilerverhältnis-Steuersignal zu liefern.
Der durch eine Bruchzahl N teilende Synthesizer kann weiterhin eine erste Filtereinrichtung in dem Signalpfad zwischen der Differenzbildungseinrichtung und der Digital-/Analog-Wandlereinrichtung, eine zweite Filtereinrichtung, deren Ausgang zum Speisen der Digital-/Analog-Wandlereinrichtung angeschaltet ist, und Eingangseinrichtungen zum Anlegen eines Modulationssignals an jeweilige Eingänge der ersten und zweiten Filtereinrichtungen umfassen, wobei die ersten und zweiten Filtereinrichtungen jeweilige Übertragungsfunktionen derart aufweisen, daß eine Modulation des Ausgangssignals des Bruchzahl-N-Synthesizers in Abhängigkeit von dem Modulationssignal für Modulationsraten oberhalb einer Schleifenbandbreite des Bruchzahl-N-Synthesizers möglich ist.
Wenn ein derartiges Modulationssignal verwendet wird, kann der Digital-/Analog-Wandler einstellbar sein, um die Verstärkung des umgewandelten Signals in Abhängigkeit von einem Verstärkungssteuersignal zu ändern, wobei der Bruchzahl-N-Synthesizer weiterhin eine Einrichtung aufweist, die auf das Modulationssignal und auf ein Restfehlersignal anspricht, das als Differenz zwischen dem Modulationssignal und dem Fehlersignal erzeugt wird, um das Verstärkungssteuersignal zu liefern, wobei die Anordnung derart ist, daß Änderungen der Verstärkung des spannungsgesteuerten Oszillators durch Kompensationsänderungen der Verstärkung des Digital-/Analog-Wandlers ausgeglichen werden.
Gemäß einem zweiten Gesichtspunkt der Erfindung wird ein Frequenzdiskriminator mit einem Vorwärtszuführungspfad geschaffen, der eine Mehrmodulus-Teilereinrichtung zum Teilen der Frequenz eines digitalen Signals (F&sub0;) in Abhängigkeit von einem Teilerverhältnis-Steuersignal, Vergleichereinrichtungen zum Vergleichen des geteilten Frequenzsignals mit einem Bezugsfrequenzsignal zur Lieferung eines Fehlersignals und einen Rückführungspfad einschließt, der eine Übertragungsfunktion von 2-Z&supmin;¹ aufweist und auf das Fehlersignal und das Bezugsfrequenzsignal anspricht, um das Teilerverhältnis-Steuersignal zu liefern.
Bei bevorzugten Ausführungsformen sowohl des ersten als auch des zweiten Gesichtspunktes der Erfindung kann die Frequenzdiskriminatoreinrichtung einen Vorwärtszuführungspfad aufweisen, der folgendes einschließt:
eine Mehrmodulus-Teiler- und Verzögerungsleitungseinrichtung zum Teilender Frequenz eines digitalen Signals (F&sub0;) in Abhängigkeit von einem Teilerverhältnis-Steuersignal (B&sub1;) und zum Verzögern des resultierenden Signals, um ein erstes geteiltes Signal (xc), zumindest ein voreilendes geteiltes Signal, das dem ersten geteilten Signal voreilt, und zumindest ein nacheilendes geteiltes Signal zu schaffen, das dem ersten geteilten Signal nacheilt,
eine Vergleichereinrichtung zum Vergleich des ersten geteilten Signals (xc) mit einem Bezugssignal (Fref) und zur Lieferung des Teilerverhältnis-Steuersignals (b&sub1;),
eine Auswahleinrichtung zum alternativen Auswählen des voreilenden geteilten Signals und des nacheilenden geteilten Signals in Abhängigkeit von einem Signal, das an einen Auswahlsteuereingang der Auswahleinrichtung angelegt wird,
eine Phasendetektoreinrichtung zur Messung des Phasenfehlers zwischen dem ausgewählten Signal (xc) und dem Bezugsignal (Fref) und zum Liefern eines entsprechenden Phasenfehlersignals,
eine Integratoreinrichtung zum Integrieren des Phasenfehlersignals,
eine Quantisierungseinrichtung zum Quantisieren des integrierten Phasenfehlersignals zur Lieferung eines quantisierten Signals, das einen Fehler in dem Teilerverhältnis-Steuersignal (b&sub1;) darstellt, wobei das quantisierte Signal dem Auswahlsteuereingang zugeführt wird, und
eine Ausgangseinrichtung zum Herleiten einer Ableitung des quantisierten Signals und zum Kombinieren der Ableitung des quantisierten Signals und des Teilerverhältnis-Steuersignals zur Ausgabe von dem Frequenzdiskriminator.
Die Mehrmodulus-Teiler- und Verzögerungsleitungseinrichtung kann ein zweites voreilendes Signal und ein zweites nacheilendes Signal liefern, wobei die Auswahleinrichtung einen zweiten Steuereingang aufweist und die Auswahleinrichtung eines der voreilenden Signale und der nacheilenden Signale in Abhängigkeit von dem Zustand von Signalen sowohl an dem ersten als auch dem zweiten Steuereingang auswählt, wobei die Integratoreinrichtung erste und zweite Integratoren in Serie aufweist, wobei der Frequenzdiskriminator weiterhin Verzögerungseinrichtungen zum Verzögern des integrierten Phasenfehlersignals und zum Anlegen des verzögerten integrierten Phasensteuersignals an den zweiten Steuereingang der Auswahleinrichtung aufweist, wobei die Ausgangseinrichtung mit den Verzögerungseinrichtungen zum Differenzieren des integrierten Phasenfehlersignals (b&sub2;) und zur Kombination des differenzierten Signals mit dem verzögerten Phasenfehlersignal und dem Teilerverhältnis-Steuersignal dient.
Bei Ausführungsformen jeder der vorstehenden Gesichtspunkte der Erfindung können die Mehrmodulus-Teilereinrichtungen einen programmierbaren Mehrmodulus-Teiler aufweisen, der durch n oder n+δ teilen kann, worin 8 ein Bruchzahlwert kleiner als Eins ist.

Kurze Beschreibung der Zeichnungen

Die verschiedenen Ziele, Merkmale und Gesichtspunkte und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung von Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen weiter ersichtlich, in denen:
Fig. 1 einen digitalen Frequenzsynthesizer gemäß einem Gesichtspunkt der Erfindung zeigt,
Fig. 2 einen Frequenzdiskriminator des Frequenzsynthesizers gemäß einem zweiten Gesichtspunkt der Erfindung zeigt,
Fig. 3a einen alternativen Frequenzdiskriminator gemäß einem dritten Gesichtspunkt der Erfindung zeigt,
Fig. 3d ein Zeitsteuerdiagramm für den Frequenzdiskriminator nach Fig. 3a ist,
Fig. 4 einen Frequenzsynthesizer zeigt, der das Ausgangssignal moduliert,
Fig. 5 eine Modifikation des Frequenzsynthesizers nach Fig. 4 zeigt.

Ausführungsformen der Erfindung

Zunächst wird auf Fig. 1 Bezug genommen, die einen Frequenzsynthesizer zeigt, der eine Differenzbildungseinrichtung in Form eines Subtrahierers 103 aufweist, der an seinem '+'-Eingang ein 10-Bit-Digitalwort empfängt, das die Sollfrequenz (Fd) darstellt, die der Frequenzsynthesizer erzeugen soll. An ihrem '-'- Eingang empfängt die Differenzbildungseinrichtung 103 ein Digitalsignal D&sub0;, das die Ist-Ausgangsfrequenz des Frequenzsynthesizers darstellt, die in einer weiter unten ersichtlichen Weise abgeleitet wird. Dieses Digitalsignal ist ein 10-Bit-Wort. Der Ausgang der Differenzbildungseinrichtung 103, d. h. das Fehlersignal e, das ebenfalls ein 10-Bit-Wort ist, wird über ein Filter 104 dem Eingang eines 12-Bit-Digital-/Analog-Wandlers 105 zugeführt. Der Digital-/Analog-Wandler 105 wandelt das 12-Bit- Wort in eine entsprechende Steuerspannung Vc um und führt diese über ein Analogfilter 106 dem Steuereingang eines spannungsgesteuerten Oszillators 107 zu. Ein geeigneter spannungsgesteuerter Oszillator 107 ist als Teilenummer VCO-P-800 von der Fa. Synergy Microwave Inc. erhältlich. Der Ausgang des spannungsgesteuerten Oszillators 107 ist das Ausgangssignal (F&sub0;) des Frequenzsynthesizers und hat eine Frequenz von ungefähr 800 MHz. Dieses Ausgangssignal F&sub0; wird weiterhin einem Eingang einer Frequenzdiskriminatoreinrichtung zugeführt, die einen Frequenz- Diskriminator 101 und eine Dezimationseinrichtung 102 umfaßt. Ein Bezugssignal Fref mit einer Frequenz von 10 MHz wird einem Bezugseingang des Frequenzdiskriminators 101 zugeführt. Die Zeichnung zeigt, daß das Bezugssignal Fref von einem Quarz oszillator 108 ausgeht. Es ist jedoch verständlich, daß irgendeine geeignete Quelle verwendet werden könnte und innerhalb des Frequenzdiskriminators 101 angeordnet sein könnte. Der Ausgang des Frequenzdiskriminators 101 ist ein Bit-Strom, wobei die Dichte von 1-Werten die Ausgangsfrequenz F&sub0; darstellt. Dieser Bit-Strom von dem Frequenzdiskriminator 101 wird dem Dezimationsfilter 102 zugeführt, das ihn in 10-Bit-Worte mit einer Rate von 1 MHz umwandelt, wobei dieser Vorgang zur Verringerung des Quantisierungsrauschens beiträgt. Der Ausgang des Dezimationsfilters 102 ist das Digitalsignal D&sub0;, das die gemessene Ausgangsfrequenz darstellt und dem '-'-Eingang der Differenzbildungseinrichtung 103 zugeführt wird.
Die Übertragungsfunktionen der verschiedenen Bauteile sind so ausgewählt, daß die gesamte Schleife eine Phasenregelschleife mit einer Bandbreite von ungefähr 50 kHz bildet. Die Übertragungsfunktionen der drei Filter und der anderen Bauteile in der Schaltung tragen alle in Richtung zu einer kombinierten oder Gesamt-Schaltungsübertragungsfunktion bei, die das Quantisierungsrauschen, das von dem Frequenzdiskriminator 101 hervorgerufen wird, auf einen annehmbaren Pegel in der Steuerspannung Vc und damit in dem Phasenfehler des Ausgangssignals F&sub0; verringert.
Obwohl verschiedene Arten von Filter verwendet werden können, verwendet die spezielle Ausführungsform ein Analogfilter 106, das als ein Analog-Integrator ω&sub0;/s dargestellt ist, der ein Ausgangssignal von 1 Volt an den VCO 107 liefert.
Das Filter 104 umfaßt einen Integrator, der durch eine Summiereinrichtung 140 und eine Verzögerungseinrichtung 109 gebildet ist. Die Verzögerungseinrichtung 109 ist zwischen dem Ausgang der Summiereinrichtung 140 und einem ihrer Eingänge eingeschaltet. Der Ausgang der Differenzbildungseinrichtung 103 wird dem anderen Eingang der Summiereinrichtung 140 und einem Eingang einer zweiten Summiereinrichtung 110 zugeführt, deren anderer Eingang des Ausgangssignal der ersten Summiereinrichtung 140 empfängt. Der Ausgang der zweiten Summiereinrichtung 110 ist der Ausgang des Filters 140. Die zweite Summiereinrichtung 110 ergibt eine Stabilisierungs-Nullstelle für die Übertragungsfunktion der Schaltung, um die Stabilität der Phasenregelschleife sicherzustellen.
Das Dezimationsfilter 102 umfaßt eine Abwärtsabtasteinrichtung 112 zur Abwärtsabtastung des von dem Frequenzdiskriminator 101 empfangenen Bit-Stroms um einen Faktor von 10. Drei Integratoren 113, 114 und 115 sind in Serie zwischen dem Eingang des Dezimationsfilters 102 und dem Eingang der Abwärtsabtasteinrichtung 112 eingeschaltet. Die Integratoren 113, 114 und 115 umfassen Summiereinrichtungen 116, 117 bzw. 118 und Verzögerungseinrichtungen 119, 120 bzw. 121. Jede der Verzögerungseinrichtungen 119, 120 und 121 ist eine 10-Bit-Verzögerungseinrichtung. Der erste in der Reihe, der Integrator 113, empfängt lediglich den Bitstrom, der das niedrigstbewertete Bit darstellt. Die beiden anderen Integratoren 114 und 115 wirken als volle 10-Bit-Addierer. Diese arbeiten selbstverständlich mit der Bitrate von 10 MHz.
Drei Differenzierer 125, 126 und 127 sind miteinander in Serie nach der Abwärtsabtasteinrichtung 112 geschaltet. Die Differenzierer 125, 126 und 127 umfassen erste, zweite und dritte Addierer 128, 129 und 130 mit Verzögerungseinrichtungen 131, 132 bzw. 133, die in Vorwärtszuführungsschleifen zwischen deren '+'- und '-'-Eingängen eingeschaltet sind. Diese Addierer 128, 129 und 130 und die Verzögerungseinrichtungen 131, 132 und 133 weisen ebenfalls eine Kapazität von 10 Bit auf, doch arbeiten sie in diesem Fall mit der niedrigeren Taktrate von 1 MHz. Hinsichtlich weiterer Informationen hinsichtlich der Konstruktion und der Betriebsweise dieser Art von Dezimationsfilter 102 wird der Leser auf die Veröffentlichung 'Decimation for Sigma-Delta Modulation', IEEE Transactions on Communications, Bd. 34, Nr. 1, Januar 1986, Seiten 72-76 verwiesen, wobei der gesamte Inhalt dieser Veröffentlichung durch diese Bezugnahme hier mit aufgenommen wird.
Hinsichtlich der Einzelheiten eines geeigneten Phasenregelschleifen-Frequenzdiskriminators wird der Leser auf eine Veröffentlichung von R. D. Beards und M. A. Copeland mit dem Titel 'An Oversampling Delta-Sigma Frequency Discriminator', IEEE Transactions on Circuits and Systems Part II, Analog and Digital Signal Processing, Januar 1994, Bd. 41, Nr. 1, Seiten 26-32 verwiesen, wobei diese Veröffentlichung durch diese Bezugnahme hier mit aufgenommen wird. Der von Beards und Copeland beschriebene Frequenzdiskriminator ist besonders geeignet, weil er sicherstellt, daß der durch den Diskriminator eingeführte Quantisierungsfehler spektral so geformt ist, daß er in annehmbarer Weise niedrig in der Nähe von Gleichspannung und von Vielfachen der Bezugsfrequenz Fref ist.
Obwohl der Frequenzdiskriminator 101 einen Einzelbit-Bitstrom liefert, wäre es möglich, einen Frequenzdiskriminator zu verwenden, der eine Serie von Digitalworten liefert, die zwei, drei oder vier Bits umfassen, um die Frequenz des Ausgangssignals darzustellen, vorausgesetzt, daß dies mit einem statischen Frequenzfehler von im wesentlichen Null erfolgt.
Obwohl der von Beards und Copeland beschriebene Diskriminator bevorzugt wird, sind auch andere Diskriminatoren brauchbar. Beispielsweise könnte der Diskriminator eine kontinuierliche zeitliche Nullstelle in der Vorwärtszuführungsschleife des Diskriminators liefern. Alternativ könnte der Diskriminator ein Diskriminator dritter Ordnung sein. Es ist weiterhin denkbar, daß der Frequenzdiskriminator eine Übertragungsfunktion von 2-z&supmin;¹ in seiner Rückführungsschleife liefern könnte. Ein derartiger Frequenzdiskriminator ist in Fig. 2 gezeigt und ist mit 101' bezeichnet.
Es wird nunmehr auf Fig. 2 Bezug genommen, die zeigt, daß in dem Frequenzdiskriminator 101' das Ausgangssignal F&sub0; (von dem VCO 107) einen Mehrmodulus-Teiler 201 zugeführt wird, der dieses Ausgangssignal entweder durch n, n+1, n+2 oder n+3 in Abhängigkeit von einem Teilersteuersignal von einer Schaltung 205 teilt, die die Übertragungsfunktion 2-z&supmin;¹ liefert, worin z&supmin;¹ ein Verzögerungsoperator ist. Der Teiler 201 liefert ein geteiltes Frequenzsignal, das eine Folge von Digitalworten mit der 10 MHz- Bitrate umfaßt, und liefert dieses einem Phasen-/Frequenzdetektor 202. Der Phasen-Frequenzdetektor 202 vergleicht das geteilte 10 MHz-Frequenzsignal mit dem Bezugsfrequenzsignal Fref, um ein sekundäres Signal zu liefern, das einem Integrator 203 zugeführt wird, der ein diskreter Zeitintegrator ist, der durch das Bezugssignal Fref getaktet wird. Alternativ könnte der Integrator 203 ein kontinuierlicher Zeitintegrator sein, der nicht getaktet werden muß. Das integrierte geteilte Signal von dem Ausgang des Integrators 203 wird von einem Quantisierer 204 abgetastet, um den 1-Bit-Bitstrom zur Zuführung an den Dezimator 102 (Fig. 1) zu liefern. Der Ausgang des Quantisierers 204 wird weiterhin der Übertragungsfunktionsschaltung 205 zugeführt, die ebenfalls mit dem Bezugssignal Fref getaktet wird.
Fig. 3a zeigt einen Delta-Sigma-Diskriminator 101", der eine Rauschformung dritter Ordnung verwendet, um weniger Rauschen bei niedrigeren Frequenzen zu erzeugen, als die Diskriminatoren 101 und 101' nach den Fig. 1 und 2, und Fig. 3b ist das Zeitsteuerdiagramm dieses Delta-Sigma-Diskriminators. Der in Fig. 3a gezeigte Diskriminator 101" umfaßt einen Doppelmodulus-Teiler 301, der das Signal F&sub0; durch n oder durch n+1 in Abhängigkeit von einem Teilerverhältnis-Steuersignal d&sub1; teilt. Das Ausgangssignal des Teilers 301 wird einer angezapften Verzögerungsleitung 300 zugeführt, die in Serie eine erste D-Flip-Flop- Schaltung 302, einen ersten Signalspeicher 303, einen zweiten Signalspeicher und eine zweite D-Flip-Flop-Schaltung 305 umfaßt, die alle von dem Signal F&sub0; getaktet werden. Jede D-Flip-Flop- Schaltung spricht auf die Anstiegsflanke des Signals F&sub0; an und liefert eine Verzögerung um einen Taktzyklus. Jeder Signalspeicher ergibt eine Verzögerung von einem halben Taktzyklus. Der Signalspeicher 303 wird 'freigegeben', so daß er durchlässig ist, wenn das Signal F&sub0; einen hohen Pegel aufweist, während der Signalspeicher 304 einen invertierenden Freigabeeingang (ENABLE) aufweist, so daß er transparent ist, wenn das Signal F&sub0; einen niedrigen Pegel aufweist.
Die Mittelanzapfung der angezapften Verzögerungsleitung 300, d. h. das Ausgangssignal des Signalspeichers 303, ist mit dem Eingang eines Voreilungs-/Nacheilungs-Phasenvergleichers 306 verbunden, der zum Zeitpunkt der Anstiegsflanke des Bezugssignals Fref (s. Fig. 3b) bestimmt, ob das verzögerte geteilte Signal xc von der Mittelanzapfung dem Bezugssignal Fref voreilt oder nacheilt, oder nicht. Eine mit dem Ausgang des Vergleichers 306 verbundene D-Flip-Flop-Schaltung 307 weist einen invertierenden Takteingang zum Empfang des Bezugssignals Fref auf, so daß sich ihr Ausgangssignal nach der Abfallflanke des Bezugssignals Fref ändert, wie dies in Fig. 3b gezeigt ist. Die D-Flip-Flop-Schaltung 307 verzögert das Ausgangssignal des Phasenvergleichers 306 um eine halbe Taktperiode, um das Teilerverhältnis-Steuersignal b&sub1; als einen digitalen Bit-Strom zu liefern.
Wenn das verzögerte Tellersignal xc dem Bezugssignal Fref um eine übermäßige Phasendifferenz voreilt, so ist die Anzahl von 1-Werten in dem Teilerverhältnis-Steuersignal b&sub1; relativ hoch. Als Ergebnis wird das höhere Teilerverhältnis öfter ausgewählt, wodurch die Phasendifferenz verringert wird. Umgekehrt wird, wenn das verzögerte Tellersignal xc dem Bezugssignal Fref um eine erhebliche Phasendifferenz nacheilt, eine geringere Anzahl von 1-Werten in dem Teiler-Steuersignal b&sub1; erzeugt, was bewirkt, daß das niedrigere Teilerverhältnis öfter ausgewählt wird, wodurch die Phasendifferenz vergrößert wird.
Das Ausgangssignal des Teilers 301 und die drei übrigen Ausgänge der angezapften Verzögerungsleitung 300, d. h. von den Verzögerungseinrichtungen 302, 304 und 305, werden einem 4 : 1-Multiplexer 308 zugeführt. Die Signale von dem Teiler 301 und der Verzögerungseinrichtung 302 eilen dem Signal xc vor und werden den Eingängen 00 bzw. 01 des Multiplexers 308 zugeführt. Die Signale von den Verzögerungseinrichtungen 304 und 305 eilen dem Signal xc nach und werden den Eingängen 10 bzw. 11 des Multiplexers 308 zugeführt. Der Multiplexer 308 weist zwei Steuereingänge c0 und c1 auf. Wenn der Zustand des Signals am Steuereingang c1 hoch ist (1), so wählt der Multiplexer 308 den einen oder den anderen seiner Eingänge 10 und 11 in Abhängigkeit von dem Zustand des Signals am Steuereingang c0 aus. Wenn andererseits der Zustand des Signals am Steuereingang c1 niedrig (0) ist, so wählt der Multiplexer 308 den einen oder den anderen seiner Eingänge 00 oder 01 aus, wiederum in Abhängigkeit von dem Zustand des Signals am Steuereingang c0.
Ein Phasendetektor 309 vergleicht den ausgewählten Ausgang x&sub1; des Multiplexers 308 mit dem Bezugssignal Fref. Der Steuereingang c0 ist das niedrigstbewertete Bit (LSB) des Steuereinganges des Multiplexers 308, und der Steuereingang c1 ist das höchstbewertete Bit (MSB) des Steuereinganges des Multiplexers 308. Der Ausgang des Phasendetektors 309 wird in einem ersten Integrator 310 integriert, und der Ausgang des Integrators 310 wird in einem zweiten Integrator 311 integriert. Der erste Integrator 310 kann eine Ladungspumpe sein, weil sie den Strom unter der Steuerung des Phasendetektors 309 schaltet, während der Integrator 311 vorzugsweise ein zeitkontinuierlich oder zeitdiskret (Abtastdaten) arbeitender Integrator ist, weil sein Eingang die sich ändernde Spannung von dem Integrator 310 ist.
Das Ausgangssignal des Integrators 311 wird einem zweiten Vergleicher 312 zugeführt, der einen invertierenden Takteingang zum Empfang des Bezugssignals Fref aufweist. Der zweite Vergleicher 312 wirkt als ein Quantisierer zum Quantisieren des Ausgangs des Integrators 311 bei der invertierten Phase des Signals Fref zur Erzeugung eines zweiten digitalen Bit-Stromes b&sub2;. Eine D-Flip-Flop-Schaltung 313, die ebenfalls an der invertierten Phase des Bezugssignals Fref getaktet wird, verzögert den Bit-Strom b&sub2; um eine Periode (bezüglich der Periode des Bit-Stroms b&sub2;) und liefert den verzögerten Bit-Strom b2d an den Steuereingang c0 des Multiplexers 308 nach der Abfallflanke des Bezugssignals Fref, wie dies in Fig. 3d gezeigt ist. Der ursprüngliche Bit-Strom b&sub2; von dem Ausgang des Vergleichers 312 wird direkt dem Steuereingang c1 des Multiplexers 308 zugeführt.
Ein Inverter 314 invertiert den Bit-Strom b&sub2; und liefert ihn an eine Summiereinrichtung 315, die diesen mit den Bit-Strömen b&sub1; und b2d von der Flip-Flop-Schaltung 313 bzw. dem Vergleicher 312 summiert und die Summe dann an den Ausgang des Diskriminators 101" liefert. Bei dieser speziellen Ausführungsform wird dieser Ausgang dem Dezimationsfilter 102 (Fig. 1) zugeführt.
Im wesentlichen bilden der Multiplexer 308, die Bauteile 309 bis 10314 und die Verzögerungseinrichtungen 304 und 305 einen mit Rauschformung arbeitenden Delta-Sigma-Phasendetektor, zweiter Ordnung, der eine Kompensation von Auflösungsfehlern in dem Delta-Sigma-Diskriminator erster Ordnung ergibt, der durch den Teiler 301, die Verzögerungseinrichtungen 302 und 303, den Vergleicher 306 und die Verzögerungseinrichtung 307 gebildet ist.
Wenn im Betrieb das ausgewählte Ausgangssignal x&sub1; von dem Multiplexer 308 dem Bezugssignal Fref für eine geeignete Anzahl von Perioden voreilt, so bewirken der Phasendetektor 309, die Integratoren 310 und 311 und der Vergleicher 312 eine Vergrößerung der Anzahl der 1-Werte in dem Bit-Strom b&sub2;. Als Ergebnis wählt der Multiplexer 308 dann die Eingänge 10 und 11 und damit das nacheilende Phasensignal von den Verzögerungseinrichtungen 304 und 305 öfter aus. Damit der Mittelwert des ausgewählten Ausgangssignals x&sub1; mit dem Bezugssignal Fref synchronisiert gehalten wird, eilt das ausgewählte Ausgangssignal x&sub1; dem Bezugssignal Fref öfter nach.
Wenn umgekehrt das ausgewählte Ausgangssignal x&sub1; dem Bezugssignal Fref in erheblichem Ausmaß nacheilt, so verringert sich die Anzahl der 1-Werte in dem Bit-Strom b&sub2;, was dazu führt, daß der Multiplexer 308 die Eingänge 01 und 00 und damit die voreilenden Phasensignale von dem Teiler 301 und der Verzögerung 302 öfter auswählt. Entsprechend eilt das ausgewählte Ausgangssignal x&sub1; dem Bezugssignal Fref öfter vor, um das mittlere ausgewählte Ausgangssignal x&sub1; in Phasensynchronisation mit dem Bezugssignal Fref zu halten.
Im Ergebnis ergibt die Verwendung des Bit-Stromes b&sub2; als das höherbewertete Bit-Steuersignal und des entsprechenden verzögerten Bit-Stromes b2d, der um eine Taktperiode verzögert ist, als die niedrigstbewertete Bit-Steuerung eine Übertragungsfunktion von 2-z&supmin;¹, d. h. gleich der Übertragungsfunktion 205 der Rückführungsschleife des Diskriminators nach Fig. 2.
Unabhängig davon, welcher der Diskriminatoren 101, 101' und 101" verwendet wird, arbeiten die vorstehend beschriebenen Frequenzsynthesizer mit einer festen Ausgangsfrequenz F&sub0;. Ein derartiger Synthesizer könnte zur Lieferung des Überlagerungsoszillatorsignals in einem Funksender verwendet werden, der typischerweise einen Mischer zum Umsetzen eines modulierten Eingangssignals auf eine hohe Frequenz verwenden würde - oder umgekehrt in einem Funkempfänger. Es ist wünschenswert, die Modulation direkt in den Frequenzsynthesizer einzufügen, wodurch die Verwendung eines Mischers vermieden wird. Die in Fig. 1 gezeigte Ausführungsform könnte dies dadurch durchführen, daß das Sollsignal Fd moduliert würde, doch würde dies erfordern, daß der Synthesizer eine Schleifenbandbreite hat, die größer als die Modulationsrate ist. Die Fig. 4 und 5 zeigen jedoch Frequenzsynthesizer, die die Erfindung verwirklichen und die eine Modulation des Ausgangssignals F&sub0; mit Raten ermöglichen, die außerhalb der Schleifenbandbreite liegen. In den Fig. 4 und 5 haben Bauteile, die zu den Bauteilen nach den Fig. 1 und 2 identisch sind, die gleiche Bezugsziffer.
Der in Fig. 4 gezeigte Frequenzsynthesizer umfaßt daher einen Delta-Sigma-Diskriminator 101 (oder 101' oder 101"), ein Dezimationsfilter 102, eine Summiereinrichtung 103 zum Subtrahieren des gemessenen Signals D&sub0; von der Sollsignalfrequenz Fd, einen D/A-Wandler 105, ein Filter 106 und einen spannungsgesteuerten Oszillator 107. Das Schleifenfilter 104, das das gleiche wie das Schleifenfilter in Fig. 1 ist, bildet jedoch einen Teil einer Entzerrungsfiltereinrichtung 404, die das Schleifenfilter 104, ein zweites Filter 406 und zwei Summiereinrichtungen 407 und 408 umfaßt. Wie vorher umfaßt das Schleifenfilter 104 einen Integrator und einen Proportionalausdruck, der durch den Delta-Sigma-Diskriminator 101 eingeführtes Rauschen entfernt und gleichzeitig die Stabilität aufrechterhält.
Die Summiereinrichtung 407 summiert den Ausgang der Summiereinrichtung 103 mit einem digitalen 10-Bit-Modulationssignal M und führt die Summe dem Eingang des Schleifenfilters 104 zu. Die andere Summiereinrichtung 408 summiert den Ausgang des Schleifenfilters 104 mit dem Ausgang des zweiten Filters 406 und liefert die Summe an den D/A-Wandler 105. Das Modulationssignal M wird weiterhin direkt dem Eingang des zweiten Filters 406 zugeführt.
Im Betrieb ermöglicht es das Schleifenfilter 104 dem Phasenregelschleifenteil des Synthesizers, dem Modulationssignal M innerhalb der Bandbreite der Phasenregelschleife nachzufolgen, so daß eine Modulation des Ausgangssignals F&sub0; innerhalb der Schleifenbandbreite ermöglicht wird. Das Filter 406 verstärkt jedoch eine höhere Frequenz aufweisende Komponenten des Modulationssignals M, so daß das Filter 106 diese Spektralkomponenten im wesentlichen nicht von der auf das Ausgangssignal F&sub0; angewandten Modulation entfernt. Entsprechend sind die Übertragungsfunktionen des Schleifenfilters 104, des zweiten Filters 406 und der verbleibenden Komponenten der Schleife so angeordnet, daß sie in Kombination eine Allpaß-Übertragungsfunktion von dem Modulationssignal-Eingang zum Ausgang des Synthesizers liefern.
Unter der Annahme, daß:
Kv die Verstärkung des spannungsgesteuerten Oszillators 107 ist,
Kd die Verstärkung des Delta-Sigma-Diskriminators 101 ist,
KD die Verstärkung des Dezimationsfilters 102 ist,
Td die Taktperiode am Ausgang des Dezimationsfilters ist,
I ein Maßstabsfaktor auf dem Integratorteil des Schleifenfilters 104 ist, und
P ein Maßstabsfaktor auf der proportionalen Seite des Schleifenfilters 104 ist,
ist die Übertragungsfunktion von dem Modulationssignal M zum Ausgangssignal F&sub0; des Synthesizers angenähert durch die folgende Gleichung gegeben:
worin die Übertragungsfunktionen F&sub1;(z) und F&sub2;(z) des Schleifenfilters 104 bzw. des zweiten Filters 406 durch die folgenden Ausdrücke gegeben sind:
F&sub2;(z) = D(1-z&supmin;¹)
und D ein Maßstabsfaktor ist, der auf:
D = 1 / KvKdKDω&sub1;TD
eingestellt ist.
Entsprechend ist es bei vorgegebener Verstärkung Kv des spannungsgesteuerten Oszillators 107 möglich, den Synthesizer nach Fig. 4 so auszulegen, daß das Ausgangssignal F&sub0; dem Modulationssignal M über ein große Bandbreite folgt, die größer als die Schleifenbandbreite ist.
In manchen Fällen kann es wünschenswert sein, das Filter 406 und den D/A-Wandler 105 mit der höheren Taktrate des Bezugssignals Fref zu takten.
In manchen Fällen ist die Verstärkung Kv des spannungsgesteuerten Oszillators 107 nicht genau bekannt und/oder sie ändert sich von einem Bauteil zum anderen oder mit der Temperatur. Die in Fig. 5 gezeigte Ausführungsform der Erfindung ist ein Frequenzsynthesizer ähnlich dem nach Fig. 4, jedoch derart modifiziert, daß derartige Änderungen der Verstärkung Kv des spannungsgesteuerten Oszillators 107 kompensiert werden. Der Synthesizer nach Fig. 5 unterscheidet sich von dem in Fig. 4 gezeigten dadurch, daß ein multiplizierender Digital-/Analog- Wandler (MDAC) 105' den D/A-Wandler 105 ersetzt, und daß ein Multiplizierer 501, ein Dämpfungsglied 502, ein durch eine Summiereinrichtung 504 und eine Einperioden-Verzögerungseinrichtung 505 gebildeter Akkumulator 503 und ein weiterer D/A-Wandler 506 hinzugefügt sind.
Die Eingänge des Multiplizierers 1 sind mit dem Ausgang der Summiereinrichtung 407 und der Eingangsleitung 409 verbunden, um das Restfehlersignal er und das höchstbewertete Bit (MSB) des Modulationssignals M miteinander zu korrelieren (das Restfehlersignal er ist dasjenige, das verbleibt, wenn das gemessene Signal von dem Dezimationsfilter 102 von dem Sollfrequenzsignal Fd und dem Modulationssignal M subtrahiert wird). Der Multiplizierer 501 multipliziert das höchstbewertete Bit des Modulationssignals M mit dem Restfehlersignal er und liefert das Produkt an die Dämpfungseinrichtung 502, die dieses Produkt maßstäblich verändert und es dem Akkumulator 503 zuführt. Der Ausgang des Akkumulators 503 wird dem D/A-Wandler 506 zugeführt, dessen Ausgang die Verstärkung des multiplizierenden Digital-/ Analog-Wandlers (MDAC) 105' steuert.
Im Betrieb dienen die zusätzlichen Bauteile dazu, die Verstärkung des MDAC 105' so einzustellen, daß Änderungen der Verstärkung Kv des spannungsgesteuerten Oszillators 107 kompensiert werden, so daß das Restfehlersignal er auf Null gesteuert wird.
Wenn die Verstärkung Kv zu groß ist, so korreliert das Auge des Restfehlersignals er positiv mit der Modulation, d. h. die gemessene Modulation am Ausgang des Dezimationsfilters 102 ist zu groß. Als Ergebnis ist das Restfehlersignal er groß, und das durch die Multiplikation von er mit dem höchstbewerteten Bit des Modulationssignals M in dem Multiplizierer 501 gewonnene Produkt ist positiv. Entsprechend nimmt der Ausgang des Akkumulators 503 ab, was dazu führt, daß der D/A-Wandler 506 eine niedrigere Spannung erzeugt, wodurch die Verstärkung des MDAC 105' verringert wird. Das Umgekehrte gilt, wenn die Verstärkung Kv zu niedrig ist.
Verschiedene andere Modifikationen der vorstehend beschriebenen Ausführungsformen sind denkbar. Beispielsweise könnte der Delta- Sigma-Frequenzdiskriminator 101, 101' oder 101" einen programmierbaren Doppelmodulus-Teiler einschließen, was es dem Synthesizer ermöglichen würde, einen weiten Bereich von Frequenzen zu erzeugen. Wenn beispielsweise Fref 10 MHz sein würde und es erwünscht sein würde, ein Signal F&sub0; von 865 MHz oder 825 MHz unter Verwendung des gleichen Synthesizers zu erzeugen, so müßte sich der Wert von n von 86 auf 82 ändern. Ein synchron ladbarer Zähler, wie z. B. das Bauteil MC100EO16 von der Fa. Motorola, Inc., bei dem Q6 als Teilerausgang verwendet wird, würde hierzu geeignet sein.
Der Frequenzdiskriminator nach Fig. 3 ist ein Diskriminator dritter Ordnung. Er könnte zur Bildung eines Diskriminators zweiter Ordnung dadurch modifiziert werden, daß ein 2 : 1-Multiplexer eingesetzt würde, die Verzögerungseinrichtungen 302 und 305 fortgelassen würden und die Ausgänge des Teilers 301 und der Verzögerungseinrichtung 304 dem Multiplexer zugeführt würden, wobei der Integrator 301 fortgelassen würde und das Signal b&sub2; allein zur Steuerung des 2 : 1-Multiplexers verwendet würde. Das Signal b2d würde immer noch zur Kombination mit dem Signal b&sub1; erzeugt werden, doch würde es nicht zur Steuerung des Multiplexers erforderlich sein.
Es sei bemerkt, daß sowohl bei Diskriminatoren zweiter Ordnung als auch dritter Ordnung das Signal b&sub1; eine Grobmessung des Signals F&sub0; darstellt, während das Signal b&sub2; ein Integral des Fehlers in dem Signal b&sub1; darstellt. Daher beseitigt die Bildung der Ableitung von b&sub2; und die Subtraktion dieser Ableitung von b&sub1; im wesentlichen den Fehler in dem Signal b&sub1;.
Es ist weiterhin denkbar, daß Ausführungsformen der Erfindung einen Teiler verwenden könnten, der durch n oder n+δ τ&epsi;λ&epsi;ν κνντ&epsi;, σταττ δρχη ν οδ&epsi;ρ ν+1 ωορν δ ein Bruchzahlwert kleiner als 1 ist. Ein derartiger n/n+δ-Teiler kann aus dem Teiler angepaßt werden, der in Fig. 4 des kanadischen Patentes 1 173 501 gezeigt ist, das durch diese Bezugnahme hiermit aufgenommen wird. Der in Fig. 4 der CA-1 173 515 gezeigte Teiler umfaßt ein Frequenzregister, einen Doppelmodulus-Teiler und ein Phasenregister, und er kann dadurch angepaßt werden, daß der Wert in dem Frequenzregister auf F = a oder auf F = a+δ gesetzt wird, und daß ein programmierbarer Teiler verwendet wird, bei dem das Teilerverhältnis N vorprogrammiert werden kann. Um einen kontinuierlichen Bereich von Frequenzen mit einem derartigen Bruchzahl-δ-Teiler zu überdecken, ist vorgesehen, durch n+a oder n+a+δ zu teilen, worin a ebenfalls ein Bruchzahlwert kleiner als 1 ist.
Die Verzögerungen in der angezapften Verzögerungsleitung 300 könnten ein Bruchteil anstelle eines ganzzahligen Vielfachen der Taktperiode sein. Es sei bemerkt, daß, obwohl die vorstehend beschriebenen Frequenzdiskriminatoren insbesonderer zur Verwendung in den hier beschriebenen Frequenzsynthesizern geeignet sind, sie nicht auf diese Anwendung beschränkt sind, sondern vielmehr auch in anderen Anwendungen verwendet werden könnten.
Vielfältige Modifikationen sind innerhalb des Rahmens der vorliegenden Erfindung denkbar. Beispielsweise könnte die Bit- Kapazität der Differenzbildungseinrichtung 103 und des Digital-/ Analog-Wandlers 105 aus Wirtschaftlichkeitsgründen verringert werden. Eine Verringerung auf beispielsweise 8 Bit würde ein zusätzliches Quantisierungsrauschen aufgrund der redundanten Bits einführen, wobei in diesem Fall eine weitere Rauschformung hinzugefügt werden könnte, um die Stabilisierung und Phasensynchronisation des Frequenzsynthesizers sicherzustellen. Ähnliche Betrachtungen gelten für irgendein anderes Quantisierungsrauschen in dem Dezimationsfilter 102 oder dem Filter 104.

Gewerbliche Anwendbarkeit

Die Empfindlichkeit der Analogteile der Schaltung, d. h. des Digital-/Analog-Wandlers 105, des Filters 106 und des VCO 107 gegenüber externen Rauschquellen und Störungen kann durch sorgfältige Konstruktion und Auslegung gemildert werden, um sicherzustellen, daß die Leistungsversorgungen gut entkoppelt sind und empfindliche Signale in geeigneter Weise abgeschirmt sind. Ein Vorteil der vorliegenden Erfindung besteht jedoch darin, daß die verbleibenden Teile des Frequenzsynthesizers, die digital sind, robust und im wesentlichen gegenüber Rauschen und Störungen unempfindlich sind. Weiterhin kann der größte Teil der oder die gesamte Schaltung in Form einer einzigen integrierten Schaltung hergestellt werden.

Claims

1. Frequenzsynthesizer mit einem spannungsgesteuerten Oszillator (107), der auf eine Steuerspannung (Vc) anspricht, um ein Ausgangssignal (F&sub0;) mit einer bestimmten Frequenz zu erzeugen, einer auf das Ausgangssignal (F&sub0;) und ein Bezugssignal (Fref) mit vorbestimmter Bezugsfrequenz ansprechenden Frequenzdiskriminatoreinrichtung (101) zum Erzeugen eines die bestimmte Frequenz darstellenden digitalen Signals (D&sub0;), einer Differenzbildungseinrichtung (103), die auf das die bestimmte Frequenz darstellende digitale Signal (D&sub0;) und ein eine Soll-Ausgangsfrequenz darstellendes digitales Eingangssignal (Fj) anspricht, um ein Fehlersignal (e) zu erzeugen, und einer Einrichtung (105), die auf das Fehlersignal anspricht, um die Steuerspannung zu erzeugen, dadurch gekennzeichnet, daß die Frequenzdiskrininatoreinrichtung (101) eine mit dem Ausgangssignal (F&sub0;) phasenmäßig synchronisierte Phasenregelschleife aufweist.

2. Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen der Steuerspannung einen Digital-/Analog-Wandler (105) aufweist und zwischen diesem Digital-/Analog-Wandler (105) und dem spannungsgesteuerten Oszillator (107) eine Filtereinrichtung (106) vorhanden ist.

3. Frequenzsynthesizer nach Anspruch 2, dadurch gekennzeichnet, daß die Filtereinrichtung (106) einen Analogintegrator aufweist.

4. Frequenzsynthesizer nach Anspruch 1, ferner gekennzeichnet durch eine Fehlersignal-Filtereinrichtung (104), die zwischen die Differenzbildungseinrichtung (103) und die Einrichtung (105) zum Erzeugen der Steuerspannung geschaltet ist und einen Integrator aufweist, wobei die Anordnung derart ist, daß die Frequenz des Ausgangssignals (F&sub0;) phasenmäßig mit der Bezugssignalfrequenz (Fref) synchronisiert ist.

5. Frequenzsynthesizer nach Anspruch 3, ferner gekennzeichnet durch eine zweite integrierende Filtereinrichtung (104), die zwischen die Differenzbildungseinrichtung (103) und den Digital-Analog-Wandler (105) geschaltet ist, wobei eine der ersten und zweiten Filtereinrichtungen eine stabilisierende Nullstelle liefert.

6. Frequenzsynthesizer nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Filtereinrichtung (104) eine erste Summiereinrichtung (140) mit einer Rückführungs- Verzögerungseinrichtung (109), die zwischen ihren Ausgang und einen Eingang geschaltet ist, und eine zweite Summiereinrichtung (110) aufweist, deren Eingänge mit dem Eingang bzw. Ausgang der ersten Summiereinrichtung verbunden sind und deren Ausgang mit dem Digital-/Analog-Wandler (105) verbunden ist, wobei die zweite Summiereinrichtung die stabilisierende Nullstelle liefert.

7. Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Frequenzdiskriminatoreinrichtung einen Delta-Sigma-Frequenzdiskriminator (101) aufweist und zwischen dem Ausgang des Delta-Sigma-Frequenzdiskriminators und der Differenzbildungseinrichtung (103) ein Dezimalwort-Erzeugungsfilter (102) vorhanden ist.

8. Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Phasenregelschleifeneinrichtung (101) einen Delta-Sigma-Frequenzdiskriminator zweiter oder höherer Ordnung aufweist.

9. Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Frequenzdiskriminatoreinrichtung (101') eine Phasenregelschleifeneinrichtung aufweist, die einen Vorwärtszuführungspfad mit einer Mehrmodulus-Teilereinrichtung (201, 301) zum Teilen der Frequenz des Ausgangssignals (F&sub0;) in Abhängigkeit von einem Teilerverhältnis-Steuersignal, einer Vergleichereinrichtung (202) zum Vergleichen des geteilten Signals mit dem Referenzsignal (FREF) zum Liefern eines zweiten Fehlersignals sowie einen Rückführungspfad mit einer Einrichtung (205) einschließt die eine Übertragungsfunktion von 2-z&supmin;¹ aufweist und auf das Fehlersignal und das Bezugssignal anspricht, um das Teilerverhältnis-Steuersignal zu liefern.

10. Frequenzsynthesizer nach Anspruch 9, dadurch gekennzeichnet, daß die Mehrmodulus-Teilereinrichtung das Ausgangssignal (F&sub0;) durch einen Faktor (n, n+1, ...), der abhängig vom Teilerverhältnis-Steuersignal ausgewählt wird, teilt und das Signal mit der geteilten Frequenz einem durch das Bezugssignal (Fref) getakteten Phase/Frequenzdetektor (202) zuführt, um das zweite Fehlersignal zu erzeugen, und daß eine Integratoreinrichtung (103) zum Integrieren des Fehlersignals und eine Quantisiereinrichtung (204) zum Abtasten des integrierten Fehlersignals zur Erzeugung eines Bitstrom vorgesehen sind.

11. Frequenzsynthesizer nach Anspruch 1, ferner gekennzeichnet durch eine erste Filtereinrichtung (104) in einem Signalpfad zwischen der Differenzbildungseinrichtung (103) und der Digital-/Analog-Wandlereinrichtung (105), eine zweite Filtereinrichtung (406), deren Ausgang zur Speisung der Digital-/Analog-Wandlereinrichtung (105) verbunden ist, und eine Eingangseinrichtung (409) zum Zuführen eines Modulationssignals (M) an jeweilige Eingänge der ersten und zweiten Filtereinrichtung, wobei die erste und die zweite Filtereinrichtung jeweilige Übertragungsfunktionen (F&sub1;(z), F&sub2;(z)) derart aufweisen, daß eine Modulation des Ausgangssignals des Bruchzahl-N-Synthesizers in Abhängigkeit von dem Modulationssignal für Modulationsraten oberhalb der Schleifenbandbreite des Bruchzahl-N-Synthesizers möglich ist.

12. Frequenzsynthesizer nach Anspruch 11, dadurch gekennzeichnet, daß der Digital-/Analog-Wandler in Abhängigkeit von einem Verstärkungssteuersignal so einstellbar ist, daß er die Verstärkung eines umgesetzten Signals verändert, und daß der Frequenzsynthesizer ferner eine Einrichtung (501, 502, 503, 506) aufweist, die auf das Modulationssignal (M) und ein Restfehlersignal (er) anspricht, das als Differenz zwischen dem Modulationssignal (M) und dem ersten Fehlersignal (e) abgeleitet wird, um das Verstärkungssteuersignal zu liefern, wobei die Anordnung derart ist, daß Änderungen der Verstärkung des spannungsgesteuerten Oszillators (107) durch kompensierende Änderungen der Verstärkung des Digital-/Analog-Wandlers (105') ausgeglichen werden.

13. Frequenzsynthesizer nach Anspruch 12, dadurch gekennzeichnet, daß die Einrichtung zum Liefern des Verstärkungssteuersignals eine Multipliziereinrichtung (501) zum Multiplizieren des höchstbewerteten Bits des Modulationssignals mit dem Restfehlersignal, eine Akkumulatoreinrichtung (503) zum Akkumulieren des Ausgangssignals der Multipliziereinrichtung sowie eine zweite Digital-/Analog-Wandlereinrichtung (506) aufweist, die auf das Ausgangssignal der Akkumulatoreinrichtung anspricht, um das Verstärkungssteuersignal zu liefern.

14. Frequenzsynthesizer nach Anspruch 1, dadurch gekennzeichnet, daß die Frequenzdiskriminatoreinrichtung folgendes aufweist:

- eine Mehrmodulusteiler- und Verzögerungsleitungseinrichtung (301, 300) zum Teilen der Frequenz eines digitalen Signals (F&sub0;) abhängig von einem Teilerverhältnis-Steuersignal (b&sub1;) und zum Verzögern des sich ergebenden Signals, um ein erstes geteiltes Signal (Xc), mindestens ein voreilendes geteiltes Signal, das dem ersten geteilten Signal voreilt, sowie ein nacheilendes geteiltes Signal, das dem ersten geteilten Signal nacheilt, zu erzeugen;

- eine Vergleichereinrichtung (306, 307) zum Vergleichen des ersten geteilten Signals (Xc) mit einem Bezugssignal (Fref) und zum Liefern des Teilerverhältnis- Steuersignals (b&sub1;);

- eine Auswahleinrichtung (308) zum alternativen Auswählen des voreilenden geteilten Signals und des nacheilenden geteilten Signals abhängig von einem an einen Auswahlsteuereingang der Auswahleinrichtung angelegten Signal;

- eine Phasendetektoreinrichtung (309) zum Messen des Phasenfehlers zwischen dem ausgewählten Signal (Xc) und dem Referenzsignal (Fref) und zum Liefern eines entsprechenden Phasenfehlersignals;

- eine Integratoreinrichtung (310) zum Integrieren des Phasenfehlersignals;

- eine Quantisiereinrichtung (312) zum Quantisieren des integrierten Phasenfehlersignals zum Liefern eines quantisierten Signals, das den Fehler des Teilerverhältnis-Steuersignals (b&sub1;) darstellt, wobei das quantisierte Signal an den Auswahlsteuereingang angelegt wird; und

- eine Ausgabeeinrichtung (314, 315) zum Herleiten einer Ableitung des quantisierten Signals und zum Kombinieren der Ableitung des quantisierten Signals und des Teilerverhältnis-Steuersignals für Ausgabe aus dem Frequenzdiskriminator.

15. Frequenzsynthesizer nach Anspruch 14, dadurch gekennzeichnet, daß die Mehrmodulusteiler- und Verzögerungsleitungseinrichtung (301, 300) ein zweites voreilendes Signal und ein zweites nacheilendes Signal liefert, die Auswahleinrichtung (308) einen zweiten Steuereingang aufweist und sie das voreilende Signal oder das nacheilende Signal abhängig vom Zustand von Signalen sowohl am ersten als auch am zweiten Steuereingang auswählt; die Integratoreinrichtung einen ersten und einen zweiten Integrator (310 und 311) in Reihe aufweist; der Frequenzdiskriminator ferner eine Verzögerungseinrichtung (313) zum Verzögern des integrierten Phasenfehlersignals und zum Anlegen des verzögerten, integrierten Phasensteuersignals an den zweiten Steuereingang der Auswahleinrichtung aufweist; wobei die Ausgabeeinrichtung, mit der Verzögerungseinrichtung, dazu dient, das integrierte Phasenfehlersignal (b&sub2;) zu differenzieren und das differenzierte Signal mit dem verzögerten Phasenfehlersignal und dem Teilerverhältnis-Steuersignal zu kombinieren.

16. Frequenzsynthesizer nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Mehrmodulus-Teilereinrichtung einen programmierbaren Bruchzahl-N-Teiler aufweist, der durch n oder n+δ teilen kann, wobei δ ein Bruchzahlwert kleiner als 1 ist.

17. Frequenzdiskriminator, gekennzeichnet durch einen Vorwärtszuführungspfad mit einer Mehrmodulus-Teilereinrichtung (201) zum Teilen der Frequenz eines digitalen Signals (F&sub0;) in Abhängigkeit von einem Teilerverhältnis-Steuersignal, eine Vergleichereinrichtung (202) zum Vergleichen des geteilten Frequenzsignals mit einem Bezugssignal zum Liefern eines Fehlersignals und einem Rückführungspfad mit einer Einrichtung, die eine Übertragungsfunktion 2-z&supmin;¹ liefert und auf das Abweichungssignal und das Bezugsfrequenzsignal anspricht, um das Teilerverhältnis-Steuersignal zu liefern.

18. Frequenzdiskriminator, gekennzeichnet durch einen Vorwärtszuführungspfad mit:

- einer Mehrmodulusteiler- und Verzögerungsleitungseinrichtung (301, 300) zum Teilen der Frequenz eines digitalen Signals (F&sub0;) abhängig von einem Teilerverhältnis-Steuersignal (b&sub1;) und zum Verzögern des sich ergebenden Signals, um ein erstes geteiltes Signal (Xc), mindestens ein voreilendes geteiltes Signal, das dem ersten geteilten Signal voreilt, sowie ein nacheilendes Signal, das dem ersten geteilten Signal nacheilt, zu erzeugen;

- einer Vergleichereinrichtung (306, 307) zum Vergleichen des ersten geteilten Signals (Xc) mit einem Bezugssignal (Fref) und zum Liefern des Teilerverhältnis- Steuersignals (b&sub1;);

- einer Auswahleinrichtung (308) zum alternativen Auswählen des voreilenden geteilten Signals und des nacheilenden geteilten Signals abhängig von einem an einen Auswahlsteuereingang der Auswähleinrichtung angelegten Signal;

- einer Phasendetektoreinrichtung (309) zum Messen des Phasenfehlers zwischen dem ausgewählten Signal (Xc) und dem Bezugssignal (Fref) und zum Liefern eines entsprechenden Phasenfehlersignals;

- einer Integratoreinrichtung (310) zum Integrieren des Phasenfehlersignals;

- einer Quantisiereinrichtung (312) zum Quantisieren des integrierten Phasenfehlersignals zum Liefern eines quantisierten Signals, das den Fehler des Teilerverhältnis-Steuersignals (b&sub1;) darstellt, wobei das quantisierte Signal an den Auswahlsteuereingang angelegt wird; und

- einer Ausgabeeinrichtung (314, 315) zum Herleiten einer Ableitung des quantisierten Signals und zum Kombinieren der Ableitung des quantisierten Signals und des Teilerverhältnis-Steuersignals für die Ausgabe aus dem Frequenzdiskriminator.

19. Frequenzdiskriminator nach Anspruch 18, dadurch gekennzeichnet, daß die Mehrmodulusteiler- und Verzögerungsleitung (301, 300) ein zweites voreilendes Signal und ein zweites nacheilendes Signal liefert, die Auswahleinrichtung (308) einen zweiten Steuereingang aufweist und sie das voreilende Signal oder das nacheilende Signal abhängig vom Zustand von Signalen sowohl am ersten als auch am zweiten Steuereingang auswählt; die Integratoreinrichtung einen ersten und einen zweiten Integrator (310 und 311) in Reihe aufweist; der Frequenzdiskriminator ferner eine Verzögerungseinrichtung (313) zum Verzögern des integrierten Phasenfehlersignals und zum Anlegen des verzögerten, integrierten Phasensteuersignals an den zweiten Steuereingang der Auswahleinrichtung aufweist; wobei die Ausgabeeinrichtung, mit der Verzögerungseinrichtung, dazu dient, das integrierte Phasenfehlersignal (b&sub2;) zu differenzieren und das differenzierte Signal mit dem verzögerten Phasenfehlersignal und dem Teilerverhältnis-Steuersignal zu kombinieren.

20. Frequenzdiskriminator nach einem der Ansprüche 17-19, dadurch gekennzeichnet, daß die Mehrmodulus-Teilereinrichtung einen programmierbaren Bruchzahl-N-Teiler aufweist, der durch n oder n+δ teilen kann, wobei 8 ein Bruchzahlwert kleiner als 1 ist.