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KR0151055B1 - 반도체 장치의 폴리사이드 간의 층간 접속방법 - Google Patents

반도체 장치의 폴리사이드 간의 층간 접속방법 Download PDF

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KR0151055B1
KR0151055B1 KR1019950014336A KR19950014336A KR0151055B1 KR 0151055 B1 KR0151055 B1 KR 0151055B1 KR 1019950014336 A KR1019950014336 A KR 1019950014336A KR 19950014336 A KR19950014336 A KR 19950014336A KR 0151055 B1 KR0151055 B1 KR 0151055B1
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Abstract

폴리사이드 간의 층간접속방법에 대해 기재되어 있다. 이는, 제1 다결정실리콘층과 제1 실리사이드층이 순차적으로 적층되어 있는 형태의 제1 폴리사이드층을 반도체 기판 상에 형성하는 제1공정, 결과물 전면에 층간절연층을 형성하는 제2 공정, 층간절연층을 식각함으로써 제1 실리사이드층의 소정부분을 노출시키는 접촉창을 형성하는 제3공정, 결과물 상에 제2 다결정실리콘층을 형성하는 제4공정, 그 최대농점이 제1 실리사이드층에 위치하도록 불순물을 주입하는 제5공정 및 제2 다결정실리콘층에 상에 제2 실리사이드층을 적층함으로써 제2 폴리사이드층을 형성하는 제6공정을 포함하는 것을 특징으로 한다. 따라서, 제1 폴리사이드와 제2 폴리사이드 간의 접촉저항 증가를 방지할 수 있다.

Description

반도체 장치의 폴리사이드 간의 층간접속방법
제1도는 종래의 폴리실리콘막 간의 층간접속을 도시한 단면도이다.
제2도는 본 발명에 의한 폴리사이드 간의 층간접속을 도시한 단면도이다.
제3a도 내지 제3c도는 본 발명에 의한 폴리사이드 간의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
제4도는 불순물 주입 후의 전형적인 농도 프로파일(profile)을 나타내는 그래프이다.
제5도는 종래 및 본 발명에 의해 형성된 폴리사이드 간의 층간접속의 저항특성을 타나내는 그래프이다.
* 도면의 주요 부분에 대한 부호의 설명
12 : 제1 다결정실리콘층 14 : 제1 실리사이드층
16 : 층간절연층 18 : 제2 다결정실리콘
20 : 제2 실리사이드층 1 : 접촉창
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 폴리사이드 간의 접촉저항을 줄일 수 있는 반도체 장치의 층간접속 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화 및 고속화되어 감에 따라 저저항 배선재료가 요구되어 지고 있다. 저저항 배선재료로 고융점의 금속을 이용한 폴리사이드가 채택되고 있다. 폴리사이드는 텅스텐 실리사이드(WSix), 코발트 실리사이드(CoSix) 및 티타늄 실리사이드(TiSix) 등의 고융점의 금속을 다결정실리콘 상에 형성시킨 것으로, 다결정실리콘만으로 된 배선에 비해, 접촉저항이 낮고 전압강하없이 전도할 수 있는 길이가 길다. 이러한 저저항 배선은, DRAM의 경우, 비트라인이나 게이트 전극에 널리 사용되고 있다.
제1도는 종래의 폴리사이드 간의 층간접속을 도시한 단면도로서, 도면부호 10은 반도체 기판을, 12는 제1 다결정실리콘층을, 14는 제1 텅스텐 실리사이드층을, 16은 층간절연층을, 18은 제2 다결정실리콘층을 그리고 20은 제2 텅스텐 실리사이드층을 나타낸다.
제1 다결정실리콘층(12) 및 제1텅스텐 실리사이드층(14)이 제1 폴리사이드를 구성하고, 제2 다결정실리콘층(18) 및 제2 텅스텐 실리사이드층(20)이 제2 폴리사이드를 구성한다. 상기 제1도에서, 디램(DRAM)의 경우, 제1 폴리사이드는 게이트전극으로 이용되고, 제2 폴리사이드는 비트라인으로 이용된 것이다. 이들은 접촉창(1)을 통해 서로 접속한다.
상기 제1도에 도시된 폴리사이드 간의 층간접속 구조는, 반도체 기판(10) 상에 제1 다결정실리콘층과 제1 텅스텐 실리사이드층을 적층한 후, 이들을 패터닝하여 제1 폴리사이드를 형성하는 공정. 기판 전면에 층간절연층(16)을 형성하고, 제1 텅스텐 실리사이드층의 소정 부분을 노출시키는 접촉창(1)을 형성하는 공정 및 층간절연층(16), 접촉창의 내측면 및 노출된 제1 텅스텐 실리사이드층(14) 상에 제2 다결정실리콘층(18)과 제2 텅스텐 실리사이드층(20)을 적층하는 공정으로 형성된다.
상술한 종래의 폴리사이드 간의 층간접속 구조에 의하면, 다결정실리콘층 상에 저저항의 실리사이드층을 형성하므로, 배선의 저항을 줄일 수 있었다. 그러나, 제1도에 도시된 바와 같이, 제1 텅스텐 실리사이드층(14)과 제2 다결정실리콘층(18)이 직접 접촉하게 되면, 그 사이의 접촉저항이 증가하게 되어, 데이타의 전송속도를 저하시키는 등의 반도체 소자의 특성 저하를 가져오게 된다.
이는, 제2 다결정실리콘층(18)에 도핑되어 있는 불순물들이, 후속공정에서 공급되는 열에너지에 의해, 제1 텅스텐 실리사이드층(14)로 확산하므로, 제2 다결정실리콘층의 도전성이 저하되기 때문이다 (참고문헌 : J. Appl. Phys. 53(4), April 1982, pp3059-3062, 명칭 : Dopant diffusion in tungsten silicide, 발표자 : Palhung Pan등).
따라서, 저저항 배선재료로서의 폴리사이드의 이점을 효율적으로 취하기 위해서는, 폴리사이드 간의 접촉저항을 저하시키는 것이 요구된다.
본 발명의 목적은 폴리사이드 간의 접촉저항 증가를 방지하는 반도체 장치의 층간접속을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하는데 있어서 가장 적합한 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 충간접속은, 제1 다결정실리콘층과 제1 실리사이드층이 순차적으로 적층되어 있는 형태의 제1 폴리사이드층이, 접촉창을 통해, 제2 다결정실리콘층과 제2 실리사이드층이 순차적으로 적층되어 있는 형태의 제2 폴리사이드층과 접속하고 있는 층간접속에 있어서, 그 최대농도점이 상기 제1 실리사이드층에 위치하는 불순물층이 형성되어 있는 것을 특징으로 한다.
본 발명에 의한 층간접속에 있어서, 상기 불순물층은 상기 제2 다결정실리콘층에 도핑되어 있는 불순물과 동일한 불순물로 도핑되어 있는 것이 바람직하다. 이때, 더욱 바람직하게는, 상기 불순물층의 불순물 농도는 상기 제2 다결정실리콘층에 도우핑되어 있는 불순물 농도보다 낮지 않다.
본 발명에 의한 층간접속에 있어서, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사이드로 형성되어 있는 것이 바람직하다.
상기 다른 목적을 달성하기 위한, 본 발명에 의한 층간접속의 제조방법은, 제1 다결정실리콘층과 제1 실리사이드층이 순차적으로 적층되어 있는 형태의 제1 폴리사이드층을 반도체 기판 상에 형성하는 제1 공정: 결과물 전면에 층간절연층을 형성하는 제2 공정:
상기 층간절연층을 식각함으로써 상기 제1 실리사이드층의 소정부분을 노출시키는 접촉창을 형성하는 제3공정: 결과물 상에 제2 다결정실리콘층을 형성하는 제4공정 : 그 최대농도점이 상기 제1 실리사이드층에 위치하도록 불순물을 주입하는 제5 공정 : 및 상기 제2 다결정실리콘층에 상기 제2 실리사이드층을 적층함으로써 제2 폴리사이드층을 형성하는 제6공정을 포함하는 것을 특징으로 한다.
본 발명에 의한 층간접속의 제조방법에 있어서, 상기 제5공정은, 상기 제2 다결정실리콘층에 도핑되는 불순물과 동일한 불순물을 사용하여 진행되는 것이 바람직하고, 이때, 더욱 바람직하게는, 상기 불순물층의 불순물 농도는 상기 제2 다결정실리콘층의 불순물 농도 보다 낮지 않다.
본 발명에 의한 층간접속의 제조방법에 있어서, 상기 제5공정은, 불순물층의 최대농도점이 상기 제1 실리사이드층에 위치하도록 진행되는 것이 바람직하고, 이때, 더욱 바람직하게는, 상기 불순물층은 상기 제1 실리사이드층의 표면에 형성된다.
본 발명에 의한 층간접속의 제조방법에 있어서, 상기 제1 및 제2 실리사이드층은 텅스텐 실리사이드로 형성되는 것이 바람직하다.
따라서, 이온주입에 의해 형성된 불순물층이 제2 다결정실리콘층과 제1 실리사이드층 사이의 농도 구배를 최소화하여 두 물질 간의 불순물 확산을 막음으로써 폴리사이드 간의 접촉저항이 증가되는 현상을 방지할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도에서 설명한 참조부호와 동일한 도면부호는 제1도와 동일 부분을 나타낸다.
제2도는 본 발명에 의한 폴리사이드 간의 층간접속을 도시한 단면도이다.
제1 다결정실리콘층(12)과 제1 실리사이드층(14)이 제1 폴리사이드를 구성하고, 제2 다결정실리콘층(18)과 제2 실리사이드층(20)이 제2 폴리사이드를 구성한다. 제1 폴리사이드와 제2 폴리사이드는 층간절연층(16)에 형성된 접촉창(1)을 통해 연결되어 있다.
불순물층(100)은 상기 제1 실리사이드층(14)의 표면에 형성되어 있다. 상기 불순물층(100)을 구성하는 불순물은 제2 다결정실리콘층(18)에 도핑된 불순물과 동일한 불순물이다. 상기 불순물층에 도핑한 불순물의 농도는 상기 제2 다결정실리콘층(18) 도우프된 불순물의 농도 보다 낮지 않다.
또한, 상기 제1 및 제2 실리사이드층(14 및 20)은 텅스텐 실리사이드(WSix), 코발트 실리사이드(COSi2) 및 티타늄 실리사이드(TiSi2) 중 어느 하나로 구성된다.
상기 불순물(100)에 도핑된 불순물의 농도는 상기 제2 다결정실리콘층(18)에 도우프되어 있는 불순물의 농도 보다 낮지 않기 때문에, 이 후의 열공정에서, 제2 다결정실리콘층에 도핑되어 있는 불순물이 제1 실리사이드층으로 확산되는 것을 방지할 수 있다.
따라서, 본 발명에 의한 폴리사이드 간의 층간접속 구조에 의하면, 상기 제1 폴리사이드를 구성하는 제1 실리사이드층에 불순물층을 형성하여, 제2 폴리사이드에서 제1 폴리사이드로 불순물이 확산되는 것을 방지함으로써, 폴리사이드 간의 접촉저항을 저하시켰다.
제3a도 내지 제3c도는 본 발명에 의한 폴리사이드 간의 층간접속방법을 설명하기 위해 도시한 단면도들이다.
먼저, 제3a도는 제1 폴리사이드 배선(12 및 14) 및 접촉창(1)을 형성하는 공정을 도시한 것으로서, 이는 반도체 기판(10) 상에 제1 다결정실리콘층(12)을 형성하는 제1 공정, 상기 제1 다결정실리콘층(14) 상에 제1 실리사이드층(14)를 형성하는 제2 공정, 상기 제1 다결정실리콘층과 제1 실리사이드층을 패터닝하여 제1 폴리사이드 배선(12 및 14)을 형성하는 제3 공정, 결과물 전면 상에 층간절연층(16)을 형성하는 제4 공정 및 상기 층간절연층층을 부분적으로 식각함으로써 상기 제1 실리사이드층(14)의 소정부분을 노출시키는 접촉창(1)을 형성하는 제5 공정으로 진행된다.
상기 제1 실리사이드층(14)은 텅스텐 실리사이드, 코발트 실리사이드 및 티타늄 실리사이드등 중 어느 하나로 형성된다. 또한, 상기 제1 다결정실리콘층(12)에는, 예컨대 N형 또는 P형의 불순물이 도핑되어 있다.
제3b도는 제2 다결정실리콘층(18) 및 불순물층(100)을 형성하는 공정을 도시한 것으로서, 이는 상기 층간절연층(16)의 상면, 상기 접촉창(1)의 내측면 및 상기 접촉창(1)에 의해 노출된 제1 실리사이드층의 상면에 불순물이 도핑된 제2 다결정실리콘층(18)을 증착하는 제1 공정 및 결과물 전면에 불순물이온 주입을 행함으로써 상기 접촉창에 의해 노출되었던 제1 실리사이드층(14)에 불순물층(100)을 형성하는 제2 공정으로 진행된다.
상기 제2 다결정실리콘층(18)에 도핑되어 있는 불순물은 상기 제1 다결정실리콘(12)에 도핑되어 있는 불순물과 동일 도전형이다.
상기 제2 공정에서 주입되는 불순물이온은 상기 제2 다결정실리콘층(18)에 도핑되어 있는 것과 동일하고, 상기 제2 다결정실리콘층(18)에 도핑되어 있는 불순물 농도 보다 낮지 않게 주입된다. 이때, 이온 주입되는 불순물의 최대농도점의 깊이(Rp)는 X ≤ Rp ≤ Y의 조건을 만족한다. 따라서, 상기 불순물층(100)은 제1 실리사이드 내에, 특히 표면에 존재하는 것이 바람직하다. 여기서, X는 제2 다결정실리콘층(18)의 두께를 의미하고, Y는 제1 실리사이드층(14)의 두께를 의미한다.
제3C도는 제2 폴리사이드층(18 및 20)을 형성하는 공정을 도시한 것으로서, 이는 제2 다결정실리콘층(18) 상에 제2 실리사이드층(20)을 형성함으로써 상기 제2 다결정실리콘층(18)과 제2 실리사이드층(20)으로 구성된 상기 제2 폴리사이드(18 및 20)를 형성하는 공정으로 진행된다.
제4도는 불순물 주입 후의 전형적인 농도 프로파일(profile)을 나타내는 그래프이다.
제3c도의 상기 불순물층(100)은 그 최대농도점(Rp)가 제1 실리사이드층(14) 표면에 위치하도록 형성된 것이다.
제5도는 종래 및 본 발명에 의해 형성된 층간접속 구조의 접촉저항 특성을 나타내는 그래프로서, 선(1)은 본 발명의 폴리사이드간의 접촉저항을 나타내고, 선(2)는 종래의 폴리사이드 간의 접촉저항을 나타낸다.
상기 그래프를 참조하면, 본 발명의 경우가 종래 방법에 비하여 접촉저항도 감소되며 접촉저항의 균일도도 개선되어 안정된 저항분포를 이루고 있음을 알 수 있다.
따라서, 상술한 바와 같이, 제1 폴리사이드의 제1 실리사이드층과 제2 폴리사이드의 제2 다결정실리콘층 사이의 농도구배를 없애기 위해 제2 다결정실리콘층에 도핑된 것과 동일한 불순물층을 제1 실리사이드층 상층부에 형성하므로서, 후속 열처리 공정에 의해 제2 다결정실리콘층 내의 불순물이 농도구배차에 의해 확산되는 것을 방지하게 된다.
따라서, 본 발명에 의한 폴리사이드 간의 접속구조에 의하면, 제1 폴리사이드와 제2 폴리사이드 간의 접촉저항 증가를 방지할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (5)

  1. 제1 다결정실리콘층과 제1 실리사이드층이 순차적으로 적층되어 있는 형태의 제1 폴리사이드층을 반도체 기판 상에 형성하는 제1 공정 :결과물 전면에 층간절연층을 형성하는 제2 공정 : 상기 층간절연층을 식각함으로써 상기 제1 실리사이드층의 소정부분을 노출시키는 접촉창을 형성하는 제3공정 : 결과물 상에 제2 다결정실리콘층을 형성하는 제4공정 : 그 최대농도점이 상기 제1 실리사이드층에 위치하도록 불순물을 주입하는 제5공정 : 및 상기 제2 다결정실리콘층에 상에 제2 실리사이드층을 적층함으로써 제2 폴리사이드층을 형성하는 제6공정을 포함하는 것을 특징으로 하는 반도체 장치의 폴리사이드 간의 층간접속방법.
  2. 제2항에 있어서, 상기 제5공정은, 상기 제2 다결정실리콘층에 도핑하는 불순물과 동일한 불순물을 사용하여 진행되는 것을 특징으로 하는 반도체 장치의 폴리사이드 간의 층간접속방법.
  3. 제1항에 있어서, 상기 불순물층의 불순물 농도는 상기 제2 다결정실리콘층의 불순물 농도 보다 낮지 않은 것을 특징으로 하는 반도체 장치의 폴리사이드 간의 층간접속방법.
  4. 제1항에 있어서, 상기 제5공정은, 불순물층의 최대농도점이 상기 제1 실리사이드층에 위치하도록 진행되는 것을 특징으로 하는 반도체 장치의 폴리사이드 간의 층간접속방법.
  5. 제4항에 있어서, 상기 불순물층은 상기 제1 실리사이드층의 표면에 형성되는 것을 특징으로 하는 반도체 장치의 폴리사이드 간의 층간접속방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160141589A (ko) * 2015-06-01 2016-12-09 삼성전자주식회사 배선 구조 및 이를 적용한 전자소자

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