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KR0147667B1 - 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법 - Google Patents

상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법

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KR0147667B1
KR0147667B1 KR1019950032201A KR19950032201A KR0147667B1 KR 0147667 B1 KR0147667 B1 KR 0147667B1 KR 1019950032201 A KR1019950032201 A KR 1019950032201A KR 19950032201 A KR19950032201 A KR 19950032201A KR 0147667 B1 KR0147667 B1 KR 0147667B1
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KR
South Korea
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forming
spacer
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oxide film
drain
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홍원철
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김광호
삼성전자주식회사
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Abstract

상이한 스페이서 길이를 이용한 반도체 소자의 제조방법에 관하여 기재하고 있다.
본 발명은 셀 어레이부, 주변 회로부의 NMOS 및 PMOS 영역에 각각 상이한 스페이서 길이를 이용한 반도체 소자의 제조방법에 있어서, 각각의 영역에 대한 마스크 작업 후 식각에 의한 스페이서 형성 및 소오스/드레인 이온주입을 행하여 트랜지스터를 형성하는 제1실시예와 셀 어레이 영역의 스페이서와 폴리 패드를 먼저 형성하고 나중에 NMOS, PMOS 영역의 스페이서를 형성하여 트랜지스터를 완성하는 제2실시예에 관한 것이다. 따라서, 상이한 길이의 스페이서에 의해 각각의 트랜지스터가 적합한 전기적 특성을 가질 수 있을 뿐 아니라, 스페이서 형성과 소오스/드레인 이온주입이 일관되게 이루어지므로 별도의 마스크 작업이 불필요하여 공정을 간략화할 수 있다.

Description

상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법
제1a 내지 제1e도는 종래 기술에 의한 반도체 소자의 형성 공정도이다.
제2a도 내지 제8c도는 본 발명의 제1 실시예에 의한 반도체 소자 형성 공정도이다.
제9a도 내지 제14c도는 본 발생의 제2 실시예에 의한 반도체 소자 형성 공정도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
VLSI를 실현함에 있어서 우선적으로 필요한 것은 디바이스의 크기를 작게 하는 것이다. 그러나, 디바이스의 크기를 작게 하면 쇼트-채널(short-channel) 효과가 문제시 되는데 여기에는 핫 캐리어(hot carrier) 주입에 의한 디바이스의 특성 변동이 포함된다.
이에 대한 대책으로서 가장 대표적인 것은 LDD(Lightly Doped Drain)구조를 들 수 있다. 상기 구조는 일반적인 게이트 전극에 의해 자기 정렬된 부분에 대한 저 농도 이온주입과 스페이서에 의해 자기 정렬된 부분에 대한 고 농도 이온주입에 의해 구현된다.
한편, 회로의 집적도가 고도화 됨에 따라 워드라인(word line)의 두께와 폭은 점점 감소화되고 그 길이는 점점 증가하면서 결과적으로 선 저항이 더욱 증가하게 되었다. 따라서, 신호의 전달 지연 시간(τ=RC)의 증가가 문제시 되었으로 이의 감소를 위해 낮은 비저항을 갖는 워드라인 재질의 필요성이 강하게 대두되었다. 이러한 필요성에 의해 낮은 비저항을 갖는 재질로서 텅스텐 폴리사이드(WSix)를 사용하게 되었다.
NMOS LDD 구조를 위해 N-이온주입을 블랭킷(blanket)으로 진행하는 기존의 폴리 게이트를 이용한 트랜지스터 제조에서는 스페이서 형성을 위한 산화막 두께를 NMOS, PMOS 모두 동일하게 진행하더라도 트랜지스터의 전기적 특성에는 문제가 없었으나, 텅스텐 폴리사이드 게이트를 이용한 트랜지스터 제조에서는 특히 PMOS 트랜지스터의 소오스/드레인 영역에서 게이트와 소오스/드레인이 오버랩하지 않는 논-오버랩(non-overlap)이 발생하여 PMOS 트랜지스터의 전기적 특성(문턱 전압)을 제어하기 힘든 문제가 발생하였다.
따라서, 이 문제를 해결하기 위해 NMOS, PMOS 간에 상이한 길이를 갖는 스페이서를 형성하여 각각의 트랜지스터에 적합한 전기적 특성을 갖도록 하는 반도체 소자의 트랜지스터 제조 방법이 제시되었다.
여기서, 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법에 있어서 종래 기술을 설명한다.
제1a도 내지 제1e도는 종래 기술에 의한 반도체 소자 형성 단계를 나타낸 도면이다.
제1a도는 게이트 전극의 형성 전 단계를 나타낸 도면으로서, 반도체기판(1)에 필드 산화막(2) 게이트 산화막(3)을 형성한 후 폴리실리콘막(4)과 균일한 두께의 실리사이트층(5)을 NMOS 및 PMOS 영역에 형성하는 제1단계로 도시된다.
제1b도는 게이트 전극을 형성한 후 LDD 구조 형성을 위한 저 농도 이온주입이 실행된 단계를 나타낸 도면으로서, 상기 제1단계 후에 상기 폴리 실리콘막(4) 및 실리사이드층(5)을 소정의 크기로 패터닝하여 NMOS 및 PMOS 영역에 동일한 게이트 전극(6,7)을 형성하고, NMOS 영역에는 N+ 마스크를, PMOS 영역에는 P+ 마스크를 사용하여 원하는 양의 불순물을 주입함으로써 N-/P- LDD 이온주입 영역(8,9)을 형성하는 제2단계로 구성된다.
제1c도는 스페이서용 산화막(10)과 단차 형성용 감광막(11)을 형성하는 단계를 나타낸 도면으로서, 상기 제2단계 후의 결과물 상에 산화막(10)을 증착하고 N+ 마스크를 이용하여 PMOS 영역을 감광막(11)으로 차폐하는 제3단계로 구성된다.
제1d도는 스페이서용 산화막(10)을 식각하는 단계를 나타낸 도면으로서, 상기 제3단계 후에 상기 PMOS 영역 상에 형성한 감광막(11)으로 노출된 상기 산화막(10)의 일부를 식각하여 PMOS 영역의 산화막(10)두께를 PMOS 영역보다 낮게 형성하는 제4단계로 구성된다.
제1e도는 상이한 길이의 스페이서를 형성하는 단계를 나타낸 도면으로서, 상기 제4단계 후에 단차가 발생한 상기 산화막(10)을 식각하여 NMOS 및 PMOS 영역에 각각 상이한 길이의 두 측벽 스페이서(12A 및 12B)를 형성하는 제5단계로 구성된다.
상술한 바와 같이, 종래의 소자 제조 방법은 NMOS 영역과 PMOS 영역의 산화막(10)에 단차를 형성하기 위하여 별도의 마스크 작업이 필요하다.
따라서, 본 발명의 목적은 반도체 소자의 트랜지스터를 형성함에 있어서, 상이한 길이를 갖는 스페이서를 이용하여 각각의 트랜지스터에 적합한 전기적 특성을 갖도록 한 뿐 아니라, 마스크 공정을 간략화한 효율적인 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은,
셀 어레이, NMOS, PMOS 영역에 각각 상이한 스페이서를 구비한 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 게이트 산화막, 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 증착하는 제1단계; 상기 제1단계 후에 소정의 크기로 게이트 전극을 패터닝한 후 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제2단계; 상기 제2단계 후에 스페이서 형성을 위한 제1산화막을 증착한 후 N+ 소오스/드레인 마스크를 이용, 식각하여 NMOS 스페이서를 형성하는 제3단계; 상기 제3단계 후에 N+ 소오스/드레인 이온주입을 하여 NMOS 트랜지스터를 형성하는 제4단계; 상기 제4단계 후에 PMOS 트랜지스터의 소오스/드레인에서 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제1산화막을 소정 두께가 되도록 습십식각을 행하는 제5단계; 상기 제5단계 후에 습식식각된 상기 제1산화막을 P+ 소오스/드레인 마스크를 이용, 식각하여 PMOS 스페이서를 형성하는 제6단계; 상기 제6단계 후에 P+ 소오스/드레인 이온주입을 PMOS 트랜지스터를 형성하는 제7단계; 상기 제7단계 후에 제2산화막을 증착한 후 셀 오픈 마스크를 이용, 식각하여 셀 어레이 스페이서를 형성하는 제8단계를 포함하여 이루어지는 것을 특징으로 한다.
상기 목적을 달성하기 위하여 본 발명은 또한,
셀 어레이, NMOS, PMOS 영역에 각각 상이한 스페이서를 구비한 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 게이트 산화막, 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 증착하는 제1단계; 상기 제1단계 후에 소정의 크기로 게이트 전극을 패터닝한 후 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제2단계, 상기 제2단계 후에 스페이서 형성을 위한 제3산화막을 증착하는 제3단계; 상기 제3단계 후에 셀 오픈 마스크를 이용, 식각하여 셀 어레이 스페이서를 형성하는 제4단계; 상기 제4단계 후에 폴리 실리콘을 증착하고, 식각하여 축전기 콘택 부위와 비트라인 콘택 부위에 폴리 패드를 형성하는 제5단계; 상기 제5단계 후에 N+ 소오스/드레인 마스크를 이용, 식각하여 NMOS 스페이서를 형성한 후 N+ 소오스/드레인 이온주입을 하여 NMOS 트랜지스터를 형성하는 제6단계; 상기 제6단계 후에 PMOS 트랜지스터의 소오스/드레인에서 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제3산화막을 소정 두께가 되도록 습식식각을 행하는 제7단계; 상기 제7단계 후에 습식식각된 상기 제3산화막을 P+ 소오스/드레인 마스크를 이용, 식각하여 PMOS 스페이서를 형성하는 제8단계; 상기 제8단계 후에 P+ 소오스/드레인 이온주입을 하여 PMOS 트랜지스터를 형성하는 제9단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
제2a도 내지 제8c도는 본 발명의 제1 실시예에 의한 반도체 소자 형성 공정도이다.
각 a도는 NMOS 영역을, 각 b도는 PMOS 영역을, 각 c도는 셀 어레이 영역을 각각 도시한다.
제2a도 내지 제2c도는 게이트 전극(40 및 50) 및 제1산화막(80)을 형성하는 단계를 나타낸 도면으로서, 반도체 기판(20) 상에 게이트 산화막(30), 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 증착하는 제1공정; 상기 제1공정 후에 상기 저 저항 도전층 및 상기 산화막을 소정의 크기로 패터닝하여 게이트 전극(40 및 50) 및 산화막 패턴(60)을 형성하는 제2공정; 게이트 전극(40 및 50)이 형성된 상기 결과물 상에 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제3공정; N- 이온주입을 실시된 상기 결과물상에 제1산화막(80)을 형성하는 제4공정으로 구성된다.
상기 저 저항 도전층은 폴리 실리콘막(40)과 소정 두께의 실리사이드막(50)으로 형성하는 것이 바람직하며, 상기 실리사이드막은 예컨대 텅스텐 실리사이드인 것이 바람직하다. 또한, 상기 제1산화막(80)은 스페이서 형성을 위한 것으로 두께는 1500~2000Å으로 형성하는 것이 바람직하다.
제3a도 내지 제3c도는 NMOS 트랜지스터를 형성하는 단계를 나타낸 도면으로서, 이 단계는 제1산화막(80)이 형성된 상기 결과물 상에 포토 레지스트를 도포한 다음 N+ 소오스/드레인 마스크를 이용하여 패터닝함으로써 제1포토 레지스트 패턴(PR1)을 형성하는 제1공정; 상기 제1포토 레지스트 패턴(PR1)을 이용한 식각에 의해 NMOS 스페이서(SP1)를 형성하는 제2공정; 상기 제1포토 레지스트 패턴(PR1)과 상기 NMOS 스페이서(SP1)를 이온주입 마스크로 사용하여 상기 결과물에 대한 N+ 소오스/드레인 이온주입을 실시하여 NMOS 트랜지스터를 형성(불순물 영역은 도시되지 않음)하는 제4공정으로 구성된다.
상기 N+ 소오스/드레인 이온주입은 상기 제1공정 전에 상기 제1산화막(80)을 HF 포함 용액에서 200~250Å정도 식각한 후 상기 NMOS 스페이서(SP1)를 형성하고, 상기 제1포토 레지스트 패턴(PR1)을 제거한 후에 진행할 수도 있다. 이 경우에는 산화막 전면에 N+ 소오스/드레인 이온주입이 되어 있는 상태이므로, 이후의 산화막 식각 공정에 있어서 감광막을 제거하지 않고 공정을 진행한 경우보다 식각되는 산화막의 양이 2배 정도로 늘어난다.
제4a도 내지 제4c도는 PMOS 트랜지스터를 형성하는 단계를 나타낸 도면으로서, 상기 제1포토 레지스트 패턴(PR1)을 제거하는 제1공정; 상기 제1공정 후에 PMOS 트랜지스터의 소오스/드레인에서 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제1산화막(80)을 소정 두께가 되도록 습식식각을 행하는 제2공정; 상기 제2공정후에 습식식각된 상기 제1산화막(80)상에 포토 레지스트를 도포한 후 P+ 소오스/드레인 마스크를 이용하여 패터닝함으로써 제2 포토 레지스트 패턴(PR2)을 형성하는 제3공정; 상기 제1포토 레지스트 패턴(PR2)을 이용하여 상기 제1산화막(80)을 식각함으로써 PMOS 스페이서(SP2)를 형성하는 제4공정; 상기 제4공정 후에 P+ 소오스/드레인 이온주입을 하여 PMOS 트랜지스터를 형성(불순물 영역은 도시되지 않음)하는 제5공정으로 구성된다. 이 경우 PMOS 스페이서(SP2)는 상기 제2공정에 의해 NMOS 스페이서(SP1)보다 얇게 형성되기 때문에 PMOS 영역에서 상기 게이트 전극(40 및 50)과 P+ 소오스/드레인이 오버랩될 수 있다.
제5a도 내지 제5c도는 제2산화막(90)을 형성하는 단계를 나타낸 도면으로서, 상기 제2포토 레지스트 패턴(PR2)을 제거하는 제1공정; 제1공정이 진행된 결과물 상에 절연물, 예컨대 산화물을 증착하여 제2산화막(90)을 형성하는 제2공정으로 구성된다. 이 때, 상기 제2산화막(90)은 셀 어레이 영역에서 추후 진행될 폴리 패드 식각공정으로부터 NMOS 및 PMOS영역의 식각에 의한 손상(etch damage)을 방지하는 역할을 수행하는 것으로, 그 두께는 1000~1500Å으로 형성하는 것이 바람직하다.
제6a도 내지 제6c도는 제3 포토 레지스트 패턴(PR3)을 형성하는 단계를 나타낸 도면으로서, 상기 제2산화막(90)이 형성된 결과물 상에 포토 레지스트를 도포한 다음 셀 오픈 마스크에 의해 패터닝하여 제3포토 레지스트 패턴(PR3)을 하는 제1공정으로 구성된다.
제7a도 내지 제7c도는 셀 어레이 스페이서(SP3)를 형성하는 단계를 나타낸 도면으로서, 상기 제3포토 레지스트 패턴(PR3)을 통해, 상기 제2산화막(90) 및 제1산화막(80)을 식각하여 상기 셀 어레이부에 스페이서(SP3)를 형성하는 제1공정으로 구성된다.
제8a도 내지 제8c도는 셀 어레이부의 트랜지스터를 완성하는 단계를 나타낸 도면으로서, 상기 셀 오픈 마스크에 의한 제3포토 레지스트 패턴(PR3)을 제거하는 제1공정으로 구성된다. 이에 따라, 상이한 스페이서 길이를 이용한 반도체 소자의 트랜지스터 제조가 완료된다. 후 공정으로 저 저항 폴리 실리콘을 증착하고 이를 소정의 패턴으로 패터닝하여 반도체 소자를 제조하게 된다.
이상과 같이 본 발명의 제1 실시예에 의하면 NMOS, PMOS, 셀 어레이부에 각각 상이한 스페이서 길이를 형성할 수 있기 때문에 PMOS 스페이서 길이를 짧게 형성함으로써 게이트 전극과 소오스/드레인의 오버랩이 가능할 뿐 아니라, 상이한 스페이서 길이를 각각의 마스크에 의해 형성함과 동시에 소오스/드레인 이온주입을 행하여 마스크 작업을 간략화할 수 있다.
제9a도 내지 제14c도는 본 발명의 제2 실시예에 의한 반도체 소자 형성 공정도이다. 여기에서 제2a도 내지 제8c도에서와 동일한 참조 부호는, PR 패턴과 스페이서를 제외하고는 동일 물질을 나타내며, 각 a도는 NMOS 영역을, 각 b도는 PMOS 영역을, 각 c도는 셀 어레이 영역을 각각 도시한다.
제9a도 내지 제9c도는 게이트 전극(40 및 50) 및 제3산화막(70)을 형성하는 단계를 나타낸 도면으로서, 반도체 기판(20) 상에 게이트 산화막, 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 층착하는 제1공정; 상기 제1공정 후에 상기 저 저항 도전층 및 상기 산화막을 소정의 크기로 패터닝하여 게이트 전극(40 및 50)을 형성하는 제2공정; 게이트 전극(40 및 50)이 형성된 상기 결과물 상에 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제3공정; N- 이온주입이 실시된 상기 결과물 상에 제3산화막(70)을 형성하는 제4공정으로 구성된다.
상기 제3산화막(70)은 2000~2500Å으로 형성하는 것이 바람직하며, 본 발명의 실시예에서는 셀 어레이에 폴리 패드를 먼저 형성하므로 폴리 에치 시에 NMOS, PMOS의 식각에 의한 손상을 방지할 별도의 산화막이 불필요하므로 상기 제3산화막(70)을 단 한번 증착하는 것으로 족하다.
제10a도 내지 제10c도는 셀 어레이 영역의 스페이서를 형성하는 단계를 나타낸 도면으로서, 상기 제3산화막(70)이 형성된 상기 결과물상에 포토 레지스트를 도포한 다음 셀 오픈 마스크를 이용하여 패터닝함으로써 제1포토 레지스트 패턴(PR1)을 형성하는 제1공정, 상기 제1포토 레지스트 패턴(PR1)을 마스크로 식각하여 셀 어레이 영역의 스페이서(SP1)를 형성하는 제2공정으로 구성된다.
제11a도 내지 제11c도는 상기 셀 어레이 영역에 폴리 패드(100)를 형성하는 단계를 나타낸 도면으로서, 상기 제1포토 레지스트 패턴(PR1)을 제거하는 제1공정, 상기 결과물에 폴리 실리콘을 증착하는 제2공정, 패트 폴리 마스크를 이용하여 식각함으로써 축전기 콘택부위와 비트라인 콘택 부위에 폴리 패드(100)를 형성하는 제3공정, 패드 폴리 마스크에 의한 포토 레지스트 패던(도시되지 않음)을 제거하는 제4공정으로 구성된다.
제12a도 내지 제12c도는 NMOS 트랜지스터를 형성하는 단계를 나타낸 도면으로서, 셀 어레이 영역에 폴리 패드(100)가 형성된 상기 결과물에 포토 레지스트를 도포한 다음 N+ 소오스/드레인 마스크를 이용하여 패터닝함으로써 제2포토 레지스트 패턴(PR2)을 형성하는 제1공정, 상기 제2포토 레지스트 패턴(PR2)을 이용한 식각에 의해 NMOS 스페이서(SP2)를 형성하는 제2공정; 상기 제2포토 레지스트 패턴(PR2)과 상기 NMOS 스페이서(SP2)를 이온주입 마스크로 사용하여 상기 결과물에 대한 N+ 소오스/드레인 이온주입을 실시하여 NMOS 트랜지스터를 형성(불순물 영역은 도시되지 않음)하는 제4공정으로 구성된다.
상기 N+ 소오스/드레인 이온주입은 상기 제1공정 전에 상기 제3산화막(70)을 HF 포함 용액에서 200~250Å정도 식각한 후 상기 NMOS 스페이서(SP2)를 형성하고, 상기 제2포토 레지스트 패턴(PR2)을 제거한 후에 진행할 수도 있다. 이 경우에는 셀 어레이 영역을 제외한 산화막 전면에 N+ 소오스/드레인 이온주입이 되어 있는 상태이므로, 이후의 산화막 식각 공정에 있어서 감광막을 제거하지 않고 공정을 진행한 경우보다 식각되는 산화막의 양이 2배 정도로 늘어난다.
제13a도 내지 제13c도는 PMOS 트랜지스터를 형성하는 단계를 나타낸 도면으로서, 상기 제2포토 레지스트 패턴(PR2)을 제거하는 제1공정; 상기 제1공정 후에 PMOS 트랜지스터의 소오스/드레인에게 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제3산화막(70)이 소정 두께가 되도록 습식식각을 행하는 제2공정; 상기 제2공정 후에 습식식각된 상기 제3산화막(70)상에 포토 레지스트를 도포한 후 P+ 소오스/드레인 마스크를 이용하여 패터닝함으로써 제3포토 레지스트 패턴(PR3)을 형성하는 제3공정; 상기 제3포토 레지스트 패턴(PR3)을 이용하여 상기 제3산화막(70)을 식각함으로써 PMOS 스페이서(SP3)를 형성하는 제4공정; 상기 제4공정 후에 P+ 소오스/드레인 이온주입을 하여 PMOS 트랜지스터를 형성(불순물 영역은 도시되지 않음)하는 제5공정으로 구성된다. 이 경우 PMOS 스페이서(SP3)는 상기 제2공정에 의해 NMOS 스페이서(SP2)보다 얇게 형성되기 때문에 PMOS 영역에서 상기 게이트 전극(40 및 50)과 P+ 소오스/드레인이 오버랩될 수 있다.
제14a도 내지 제14c도는 상이한 길이의 스페이서에 의한 반도체 소자의 트랜지스터가 완성된 단계를 나타낸 도면으로서, 상기 제3포토 레지스트 패턴(PR3)을 제거하는 제1공정으로 이루어진다.
본 발명의 제2실시예는 셀 어레이에 폴리 패트를 먼저 형성하는 공정으로서 상기한 바대로 단 한번의 산화막 증착으로 공정 진행이 가능하므로 공정이 간략화될 수 있으며, 아울러 상이한 길이의 스페이서를 형성하여 각각의 트랜지스터에 적합한 전기적 특성을 가지게 할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (11)

  1. 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 게이트 산화막, 게이트 전극용의 저 저항 도전층, 적정 두께의 산화막을 차례로 증착하는 제1단계; 상기 게이트 산화막, 저 저항 도전층 및 패터닝하여 게이트 전극을 형성하는 제2단계; 게이트 전극이 형성된 상기 결과물 상에 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 영역 전면에 실시하는 제3단계; N- 이온주입이 행해진 상기 결과물 상에 스페이서 형성을 위한 제1산화막을 증착한 후 N+ 소오스/드레인 마스크를 이용한 사진, 식각공정을 통하여 NMOS 스페이서를 형성하는 제4단계; NMOS 스페이서가 형성된 상기 결과물 상에 N+ 소오스/드레인 이온주입을 하여 NMOS 트랜지스터를 형성하는 제5단계; PMOS 트랜지스터의 소오스/드레인에서 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제1산화막을 소정 두께가 되도록 습식식각을 행하는 제6단계; 습식식각된 상기 제1산화막을 P+ 소오스/드레인 마스크를 이용한 사진, 식각공정을 통하여 PMOS 스페이서를 형성하는 제7단계; PMOS 스페이서가 형성된 상기 결과물상에 P+ 소오스/드레인 이온주입을 하여 PMOS 트랜지스터를 형성하는 제8단계; 및 상기 결과물 상에 제2산화막을 증착한 후 셀 오픈 마스크를 이용한 사진, 식각공정을 통하여 셀 어레이 스페이서를 형성하는 제9단계를 구비하여 이루어지는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 제1단계의 저 저항 도전층은 폴리 실리콘막과 소정 두께의 실리사이드막으로 형성하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  3. 제2항에 있어서, 소정 두께의 실리사이드막은 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  4. 제1항에 있어서, 상기 제4단계에서의 제1산화막은 1500~2000Å으로 형성하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 제5단계의 N+ 소오스/드레인 이온주입은 상기 제4단계 중 상기 제1산화막을 HF 포함 용액에서 200~250Å정도 식각한 후 상기 NMOS 스페이서를 형성하고, 감광막을 제거한 후에 진행하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 제9단계의 제2산화막은 1000~1500Å으로 형성하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  7. 상이한 스페이서 길이를 이용한 반도체 소자의 제조 방법에 있어서, 반도체 기판 상에 게이트 산화막, 게이트 전극용의 저 저항 도전측, 적정 두께의 산화막을 차례로 증착하는 제1단계; 상기 제1단계 후에 소정의 크기로 게이트 전극을 패터닝한 후 LDD 구조 형성을 위한 N- 이온주입을 NMOS, PMOS, 셀 어레이 전면에 실시하는 제2단계; 상기 제2단계 후에 스페이서 형성을 위한 제3 산화막을 증착하는 제3단계; 상기 제3단계 후에 셀 오픈 마스크를 이용, 식각하여 셀 어레이 영역의 스페이서를 형성하는 제4단계; 상기 제4단계 후에 폴리 실리콘을 증착하고, 식각하여 축전기 콘택 부위에 비트라인 콘택 부위에 폴리 패드를 형성하는 제5단계; 상기 제5단계 후에 N+ 소오스/드레인 마스크를 이용한 사진, 식각공정을 통하여 NMOS 스페이서를 형성한 후 N+ 소오스/드레인 이온주입을 하여 NMOS 트랜지스터를 형성하는 제6단계; 상기 제6단계 후에 PMOS 트랜지스터를 소오스/드레인에서 게이트 전극과 소오스/드레인과의 완전한 오버랩을 위해 상기 제3산화막을 소정 두께가 되도록 습식식각을 행하는 제7단계; 상기 제7단계 후에 습식식각된 상기 제3산화막을 P+ 소오스/드레인 마스크를 이용, 식각하여 PMOS 스페이서를 형성하는 제8단계; 및 상기 제8단계 후에 P+ 소오스/드레인 이온주입을 하여 PMOS 트랜지스터를 형성하는 제9단계를 구비하여 이루어지는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  8. 제7항에 있어서, 상기 제1단계의 저 저항 도전층은 폴리 실리콘막과 소정 두께의 실리사이드막인 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  9. 제8항에 있어서, 소정 두께의 실리사이드막은 텅스텐 실리사이드막으로 형성하는 것을 특징으로 하는 스페이서 길이를 이용한 반도체 소자 제조방법.
  10. 제7항에 있어서, 상기 제3단계의 제3산화막은 2000~2500Å으로 형성하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
  11. 제7항에 있어서, 상기 제6단계의 N+ 소오스/드레인 이온주입은 상기 제3산화막을 HF 포함 용액에서 200~250Å정도 식각한 후 상기 NMOS 스페이서를 형성하고, 감광막을 제거한 후에 진행하는 것을 특징으로 하는 상이한 스페이서 길이를 이용한 반도체 소자 제조방법.
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