KR0142271B1

KR0142271B1 - 반도체 집적회로장치

Info

Publication number: KR0142271B1
Application number: KR1019940009701A
Authority: KR
Inventors: 다다히로 구로다; 에이. 그레이 데이비드
Original assignee: 노리치카 겐스케; 가부시키가이샤 도시바; 토마스 디. 미노; 시너지 세미컨덕터 코포레이션
Priority date: 1993-05-03
Filing date: 1994-05-03
Publication date: 1998-07-15
Anticipated expiration: 2014-05-03
Also published as: US5381057A; JPH07142991A; KR940027322A; JP2909382B2

Abstract

본 발명은 차동논리단과 에미터 팔로워 출력단을 포함하고 있는 개량된 에미터결합논리회로에 관한 것이다. 능동풀다운회로(active pull-down circuit) 및 정전압원은, 이 회로의 출력이 로우레벨로부터 하이레벨로 변화하는 속도와 하이레벨로부터 로우레벨로 변화하는 속도가 거의 동일한 속도로 되도록 하기 위해 이 회로의 출력단에 설치된다. 본 발명의 특정 실시예는, 연산 증폭기, 기준전위 발생회로 및 정전압신호 조정회로를 구비한 정전압원을 제공한다.

Description

반도체 집적회로장치

제1도는 종래의 3입력 OR/NOR ECL 게이트를 나타낸 회로도,

제2도는 종래의 ECL 인버터회로를 나타낸 회로도,

제3도는 Ics=IEF=235μA인 제2도의 종래의 ECL 인버터의 동작전압과 방전전류의 시뮬레이션결과를 나타낸 그래프,

제4도는 능동풀다운형의 개량된 ECL 인버터를 나타낸 회로도,

제5도는 V_REG가 인가되는 제4도의 회로의 변형예를 나타낸 회로도,

제6도는 출력전위를 아랫쪽으로 시프트시키는 회로도,

제7도는 정전류원의 예를 나타낸 회로도,

제8도는 정전류원의 다른 예를 나타낸 회로도,

제9도는 정전류원의 더욱 다른 예를 나타낸 회로도,

제10도는 특별한 캐패시터구성의 예를 나타낸 회로도,

제11도는 제5도에 도시된 캐패시터(CD)가 특별한 능동풀다운(APD)회로와 공통으로 사용되는 예를 나타낸 회로도,

제12도는 적당한 전압(V_REG)이 인가되는 본 발명의 1실시예를 나타낸 회로도,

제13도는 제12도에 도시된 회로에 사용되는 기준전위 발생회로의 구성예를 나타낸 회로도,

제14도는 제12도에 도시된 회로에 사용되는 기준전위 발생회로의 다른 구성예를 나타낸 회로도,

제15도는 제12도에 도시된 회로에 사용되는 연산증폭기의 일례를 나타낸 회로도,

제16도는 제12도에 도시된 트랜지스터(Q₁₅)가 분할되어 복수의 APD회로의 각각의 근방에 배치된 예를 나타낸 회로도,

제17도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 3 입력 NOR 게이트의 회로도,

제18도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 2 입력 NAND 게이트의 회로도,

제19도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 다입력 OR-NAND 복합게이트의 예를 나타낸 회로도,

제20도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 다입력 OR 게이트의 예를 나타낸 회로도,

제21도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 다입력 OR-AND 복합게이트의 일례를 나타낸 회로도,

제22도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 상보출력게이트의 일례를 나타낸 회로도,

제23도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 편차동입력, 차동출력게이트의 일례를 나타낸 회로도,

제24도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 차동입력, 상보출력게이트의 일례를 나타낸 회로도,

제25도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 차동입력, 차동출력게이트의 일례를 나타낸 회로도,

제26도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 차동입력, 편차동 반전출력게이트의 일례를 나타낸 회로도,

제27도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 차동입력, 편차동 비반전출력게이트의 일례를 나타낸 회로도,

제28도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 입력버퍼회로의 일례를 나타낸 회로도,

제29도는 종래의 10KH 출력버퍼회로를 나타낸 회로도,

제30도는 종래의 100K 출력버퍼회로를 나타낸 회로도,

제31도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 10KH 출력버퍼회로의 회로도,

제32도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 100K 출력버퍼회로의 회로도,

제33도는 제4도에 도시된 APD회로가 적용된 본 발명의 실시예를 나타낸 상보(혹은 자동)출력의 100K 출력버퍼회로의 회로도,

제34도는 제12동 도시된 본 발명의 실시예에 따라 형성된 Ics=235μA로 설정된 인버터 게이트의 동작출력전위와 부하방전전류의 시뮬레이션결과를 나타낸 그래프,

제35도는 입력전압레벨의 감소에 응답하여 로우레벨로부터 하이레벨로의 절체를 나타낸 본 발명의 인버터 게이트와 종래의 ECL 인버터 게이트의 동작속도의 부하용량의존성을 나타낸 그래프,

제36도는 본 발명의 인버터 게이트와 종래의 인버터 ECL 게이트에 대해 다른 부하용량에 대한 입력전압레벨의 증가에 따라 하이레벨로부터 로우레벨로의 스위칭에서의 동작속도특성을 타나낸 그래프,

제37도는 본 발명 및 종래의 ECL 게이트에서의 지연시간과 소비전력을 나타낸 그래프,

제38도는 본 발명 및 종래의 ECL 게이트에서의 제37도에 도시된 다른 부하조건에서의 지연시관과 소비전력의 관계를 나타낸 그래프,

제39도는 제16도에 도시된 본 발명의 실시예에서의 부하로서의 APD회로의 다른 수에 대해 기준전위(V_R)에 대한 실제의 V_REG의 트래킹오차를 나타낸 그래프,

제40도는 제16도에 도시된 본 발명의 실시예에서의 전원전압(V_EE)의 변동에 대해 기준전위(V_R)에 대한 실제의 V_REG의 트래킹오차를 나타낸 그래프,

제41도는 제16도에 도시된 본 발명의 실시예에서의 접합온도(Tj)의 변화에 대해 기준전위(VR)에 대한 실제의 VREG의 트래킹오차를 나타낸 그래프이다.

*도면의 주요 부분에 대한 부호의 설명

10:APD회로 11:기준전위 발생회로

12:연산증폭기

[산업상의 이용분야]

본 발명은 반도체 집적회로장치에 관한 것으로, 특히 ECL(emitter coupled logic: 에미터결합논리)회로에 사용되는 집적호로장치에 관한 것이다.

[종래의 기술]

에미터결합논리(ECL)는 통상 바이폴라 집적회로의 집합(family)에 관한 것이지만, 때로는 디지털로의 응용에도 사용된다. ECL회로는 전파지연시간이 전형적으로 1ns로 짧다는 특징이 있다. ECL회로의 스위칭속도는 이 회로중의 능동소자를 그 포화영역 외에 유지하고, 논리레벨간의 스위칭에 관련한 전압레벨의 변화의 크기를 제한함으로써 달성된다. 전압변화를 작은 범위로 유지함으로써, 부하용량이나 기생용량에 관련한 지연이 감소한다. ECL회로의 간결한 설명은, 「textbook H. Hazneder, Digital Microelectronics 266-91, 1991」에서 찾아 볼 수 있다.

종래의 ECL회로의 예로서, 3입력 OR/NOR 게이트를 나타낸 회로도가 제1도에 도시되어 있다. 이 ECL회로는 (1)전류스위치를 포함하는 차동논리단과, (2)버퍼출력으로서의 출력 에미터 팔로워단(emitter-follower stage)의 2단으로 구성된다.

차동논리단의 입력은 병렬접속된 3개의 NPN 트랜지스터(Q1-₁, Q1-₂, Q1-₃)로 이루어져 있다. 이들이 차동논리단의 한쪽측의 가지(branch)를 이루고 있다. 그들 입력트랜지스터의 베이스에는 각각 IN_A, IN_B, IN_C의 입력신호가 인가된다. 콜렉터 공통접속점은 부하저항(R1)을 매개해서 접지되고, 에미터 공통접속점에는 정전류원(IC_S)이 접속되어 있다. 또, 다른쪽측의 가지에는 베이스에 기준전위(V_BB1)가 인가되는 NPN 트랜지스터(Q2)가 설치된다. 트랜지스터(Q2)의 콜렉터측은 부하저항(R2)을 매개해서 접지되고, 에미터측은 정전류원(ICS)에 접속되어 있다. 이와 같이, 차동논리단의 양측의 트랜지스터의 에미터가 접속되어 있다.

이 회로에 있어서는, 3개의 입력신호(IN_A, IN_B, IN_C)중의 1개의 이상이 기준전위(VBB1)보다 높아지면, 관련하는 입력트랜지스터가 온으로 되어, 차동논리단의 좌측의 가지의 부하저항(R1)을 통해 전류가 흐르기 시작한다. 차동논리단의 좌측의 가지의 부하저항(R1)을 통해 전류가 흐르기 시작함으로써, 에미터 공통접속점의 전압은 트랜지스터(Q2)가 오프로 될 때까지 상승한다. 이 상태에서는, 우측의 가지의 부하저항(R2)에는 전류가 흐르지 않는다. 좌측의 가지의 적어도 1개의 트랜지스터가 온으로 되고, 트랜지스터(Q2)가 오프로 되므로 좌측의 가지의 콜렉터의 전위는 L로 트랜지스터(Q2)의 콜렉터전압은 H레벨까지 상승한다.

거의 모든 응용에 있어서, 에미터 파로워회로가 차동논리단의 2개의 각 가지에 대해 출력단으로서 접속되어 있다. 에미터 팔로원 NPN접합의 베이스는 부하저항(R1 또는 R2)과 트랜지스터의 콜렉터간의 접속점에 접속되어 있다.

따라서, 차동논리단의 좌측의 가지를 통해 전류가 흐를 때, 에미터 팔로워단의 우측의 출력(Z)은 H레벨로 설정되고, 에미터 팔로워단의 좌측의 출력(/Z)은 L레벨로 설정된다. 한편, 3개의 입력 모두가 V_BB1보다 낮아지면, ICS는 우측의 가지로 흘러, 출력(Z)은 L레벨로 되고, 좌측의 가지의 출력(/Z)은 H레벨로 된다. 이렇게 하여, 논리출력(Z)은 3개의 입력의 OR인 Z=A+B+C로서 얻어진다.

제1도에 나타낸 바와 같이, 트랜지스터(Q2)가 오프로 되어 우측의 가지의 전압이 L레벨로부터 H레벨로 증가할 때, 출력(Z)은 이것이 에미터 팔로워 트랜지스터(Q4)에 의해 구동되기 때문에 고속으로 절체된다. 이에 대해, 트랜지스터(Q2)가 온으로 되어 우측의 에미터 팔로워의 출력전압(Z)이 H레벨로부터 L레벨로 감소할 때에는, 스위칭동작이 지연되어 고속스위칭에 비해 전력을 과잉으로 소비하게 된다.

동작속도와 소비전력의 최적점을 유지하면서 고속동작을 달성하는 것은, 종래의 ECL회로에서는 곤란하고, 회로의 최적화는 고속과 낮은 소비전력간의 트레이드오프(trade-off)를 일으킨다. 이는, 등가저항(RE; 도시하지 않음)을 통해 정전류원으로부터 흐르는 전류(I_EF)에 의해 출력부하가 방전되기 때문이다. 에미터 팔로워단의 출력(Z)을 H레벨로부터 L레벨로 고속으로 변화시키기 위해서는, 큰 전류[I_EF; 혹은 작은 저항(RE)]이 필요하게 되어 소비전력이 증대한다. 이 전력은 정상상태동작에서도 소비된다. 즉, ECL 게이트의 출력이 변화하지 않을 때에도 정상적으로 흐르므로, 큰 전력의 손실로 된다. 이 전력의 손실을 작게 하기 위해서는, 전류(I_EF)를 작게 하던가, 저항(RE)을 크게 하지 않으면 안되다. 그렇지만, 이와 같이 하여 전류를 감소시키면, 스위칭시간이 허용할 수 없는 레벨까지 증가해 버린다.

이 문제의 서명으로서, 제3도는 제1도와 유사한 구성을 갖는 제2도에 도시된 ECL 인버터회로의 출력이 IEF=235μA라는 조건하에서 다른 출력부하(CL=0.04pF, 0.5pF, 1.0pF)를 구동한 때의 시뮬레이션결과를 나타낸다. 제3도는 H 상태로부터 L상태로 변화하는데 필요한 시간은 부하용량 0.5pF에서도 비교적 길다는 것을 나타내고 있다. 비교하면, Z출력이 L레벨로부터 H레벨로 절체되는데 필요한 시간은 부하저항의 증가에 비해 매우 늦게 증하간다. 이 회로가 전력소비에 있어서 불리하다는 것은, 제2도의 ECL 인버터회로에 의해 필요하게 되는 일정한 풀다운전류(IEF)를 나타내고 있는 제3도의 시뮬레이션에 나타내어져 있다.

L레벨로부터 H레벨로 절체되는데 필요한 시간(tpLH)에 비해, H레벨로부터 L레벨로 절체되는데 필요한 시간(tpHL)이 현저히 늦다는 사실은 이 형식의 ECL 인버터회로를 이용한 LSI회로의 종합적 성능을 훼손시킨다. 늦고 또 비대칭인 스위칭 시간은 신호의 스큐(skew; 어긋남)나 경합관계에 있는 신호의 레벨변화의 순위가 역전하는 레이싱(racing)에 의한 회로의 오동작의 원인으로도 될 수 있다. 또, 큰 소비전력에 의한 과열은 LSI의 신뢰성을 훼손시킨다.

[발명의 목적]

따라서, 본 발명은 낮은 전력소비레벨에서 대칭적으로 고속은 스위칭시간을 얻을 수 있는 ECL응용에 적합한 회로를 제공하는 것을 목적으로 한다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명의 제1실시태양에서는, 각각 에미터, 베이스, 콜렉터를 갖춘 제1 및 제2 트랜지스터와,

에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제1 트랜지스터와 콜렉터에 접속되고, 그 에미터가 제3노드 전위를 갖는 제3노드를 이루는 제3 트랜지스터,

상기 제2 트랜지스터의 콜렉터와 상기 제3 트랜지스터의 에미터에 접속된 제1저항성 소자,

에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제3 트랜지스터의 에미터에 접속되고, 그 베이스가 상기 제2 트랜지스터의 콜렉터에 접속된 제4 트랜지스터,

상기 제3 트랜지스터의 콜렉터에 접속된 제1기준전위,

상기 제1 트랜지스터의 콜렉터 및 상기 제1기준전위에 접속된 제2저항성 소자 및,

정전압신호를 발생시키며, 상기 제4 트랜지스터의 에미터에 접속되고, 상기 제3노드전위가 제1레벨로부터 제2레벨로 변화하는데 필요한 시간이 상기 제3노드전위가 상기 제2레벨로부터 상기 제1레벨로 변화하는데 필요한 시간과 거의 같아지도록 제어되는 정전압원을 구비하고,

상기 제1 트랜지스터의 에미터와 상기 제2 트랜지스터의 에미터가 서로 접속되고, 상기 제1 트랜지스터의 베이스가 제1노드를 이루며, 상기 제2 트랜지스터의 베이스가 제2노드를 이루고 있는 집적회로가 제공된다.

상기 정전압원은, 제2기준전위를 발생시키는 기준전위 발생회로와,

제1 및 제2 입력단자를 갖추며, 상기 제2기준전위가 상기 제1입력단자에 인가되고, 상기 정전압신호가 상기 제2입력단자에 인가되며, 상기 제2기준전위 및 상기 정전압신호에 응답하여 보정신호를 발생시키는 연상증폭기 및,

상기 연산증폭기에 접속되며, 상기 연산증폭기로부터의 보정신호가 인가되고, 이 보정신호에 응답하여 정전압을 조정하는 정전압신호 조정회로를 더 구비하면 좋다.

상기 제1 트랜지스터의 콜렉터에 접속되어 환경온도의 변화에 따른 트랜지스터특성의 변화를 보상하는 보상회로를 더 구비하면 좋다.

본 발명의 제2 실시태양에 의하면, 입력가지와 적어도 제1 및 제2출력상태를 갖는 출력가지를 갖춘 제1 차동논리회로와,

능동회로소자 및,

상기 차동논리회로의 출력가지에 접속되며, 상기 출력가지가 제1 출력상태로부터 제2 출력상태로 절체되는데 필요한 시간과 상기 제2 출력상태로부터 제1 출력상태로 절체되는데 필요한 시간이 거의 같아지도록 정전압신호를 상기 차동논리회로의 출력가지에 공급하는 정전압원을 구비하고,

상기 차동논리의 출력가지가 상기 능동회로소자를 매개해서 상기 정전압원에 접속된 것을 특징으로 하는 회로가 제공된다.

본 발명의 제3 실시태양에 의하면, 각각 에미터, 베이스, 콜렉터를 갖춘 제1 및 제2 트랜지스터와,

에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제1 트랜지스터의 콜렉터에 접속되고, 그 에미터가 출력단자를 이루는 제3 트랜지스터,

상기 제2 트랜지스터의 콜렉터와 상기 제3 트랜지스터의 에미터에 접속된 제1 저항성 소자,

상기 제3 트랜지스터의 콜렉터에 접속된 제1 기준전위,

상기 제1 트랜지스터의 콜렉터 및 상기 제1 기준전위에 접속된 제2 저항성 소자 및,

정전압신호를 발생시키며, 상기 제4 트랜지스터의 에미터에 접속되고, 상기 제3 트랜지스터가 도통상태로부터 비도통상태로 변화하는데 필요한 시간 이 상기 제4 트랜지스터가 도통상태로부터 비도통상태로 변화하는데 필요한 시간과 거의 같아지도록 제어되는 정전압원을 구비하고,

[작용]

본 발명에서는, APD회로를 각종에 응용하여 게이트의 스위칭시에만 큰 과도충방전전류를 흘리고, 스위칭동작이 종료하면 작은 정상전류만 흐르므로, 부하의 크기에 따라 필요한 만큼 공급할 수 있게 되어 부하마다 회로를 최적화할 필요가 없게 된다.

또, 에미터 팔로워 출력단이 하이레벨로부터 로우렝벨로 변화하는 시간을 로우레벨로부터 하이레벨로 변화하는 시간과 거의 동일한 시간으로 함으로써, 소비전력 및 지연시간을 개선할 수 있게 된다.

더욱이, 적절한 기준전압을 인가하도록 하고 있으므로, 접속되는 APD회로의 수, 전원전압의 변동, 환경온도의 변화에 대해서도 기준전위는 항상 올바르게 설정되어 안정한 동작을 달성할 수 있게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.

제4도에 나타낸 회로는 능동풀다운(active pull-down) ECL회로 혹은 APD회로라 일컬어지는 것이다. APD회로는 스위칭시에는 큰 과도전류를 제공하고, 정지(靜止)시에는 작은 정상전류를 소비하는 출력단을 갖출 수 있다. 이 제4도에 나타낸 실시예에 있어서는, APD회로는 차동논리구성을 하는 2개의 NPN 트랜지스터(Q1, Q2)로 되어 있다. NPN 트랜지스터(Q1)의 베이스에 입력신호(IN)가 인가되고, 저항(R1)이 트랜지스터(Q1)의 콜렉터에 통상 접지전위인 기준 전압을 결합하고 있다. 이 저항(R1)과 트랜지스터(Q1)의 콜렉터간의 접속노드(A)는 충전용 바이폴라 트랜지스터(QU)의 베이스에 접속되어있다, 이 충전용 바이폴라 트랜지스터(Q_U)의 콜렉터는 접지되고, 에미터는 저항(R2)을 매개해서 베이스에 기준전위(V_BB1)가 인가되는 트랜지스터(Q2)의 콜렉터에 접속되어 있다. 트랜지스터(QU)의 에미터와 저항(R2)의 접속노드는 방전용 NPN 트랜지스터(QD)의 콜렉터와 접속됨과 더불어 출력단자(OUT)로 되어 있다. 트랜지스터(QD)의 베이스는 저항(R2)과 트랜지스터(Q2)의 콜렉터와의 접속노드(B)에 접속되고, 트랜지스터(QD)의 에미터에는 기준전위(V_REG)가 인가되고 있다. 이 V_REG는 V_REG=L-V_EB(약 -2.3V)이다.

제4도에 나타낸 회로 및 후속의 기재를 통한 저항(R1) 및 트랜지스터(QU)의 콜렉터에는 제6도에 나타낸 바와같이 공통접속되어 저항을 매개해서 접지할 수 있다. 차동논리단의 정전류원(I_CS)은, 예컨데 제7도와 같이 베이스에 소정전위(VCS)가 공급되어 제어되는 바이폴라 트랜지스터와 저항의 직렬접속회로이어도 좋다. 다른 실시예에서는 간단히 정전류원은 전위(VCS)에 의해 제어되는 바이폴라 트랜지스터이어도 좋다. 또는, 차동논리단에 공급되는 정전류는 제8도에 나타낸 바와 같이 저항(R_E)을 매개해서, 혹은 제9도에 나타낸 바와 같이 게이트에 전압(V_CS)이 공급되는 MOS 트랜지스터를 매개해도 좋다.

제4도의 회로를 설명한다. 전형적인 동작조건으로서, H레벨(높은 논리 레벨)은 약 -0.8V, L레벨(낮은 논리레벨)은 약 -1.5V, V_BB1(제1논리임계치)는 약 -1.15V, V_BB2(제2논리임계치)는 약 -1.95V, 기준전위(V_REG)는 약 -2.3V, NPN 바이폴라 트랜지스터가 오프하는데 필요한 베이스·에미터간 전압(V_BE)은 약 0.8V를 이용한다.

최초로, 제4도의 회로의 동작은 IN=H, OUT=L인 초기조건으로부터 개시된다. 이 상태에서는, 전류는 트랜지스터(Q1)를 통해 흐른다. 입력신호가 로우레벨로 변화(IN=L)한 때, 작동논리단은 신호(OUT=H)가 발생하도록 변화 한다. 신호(IN=L)가 인가되면, 차동논리단의 트랜지스터(Q1)가 오프되고, Q2가 온되므로, I_CS는 차동논리단의 우측 가지의 트랜지스터(Q2)를 통해 흐른다. 그 결과, 당초 I_CS×R1=H-L=0.7V이었던 저항(R₁)의 양단의 전위차는 0으로 되고, 그 노드(A)의 전위는 -0.7V로부터 거의 OV까지 상승한다. 노드(A)의 전위상승에 따라 충전용 트랜지스터(Q_U)의 베이스·에미터간 전압은 0.8V이상으로 되어, 트랜지스터(Q_U)를 통해 대충전전류를 흘려 출력신호(OUT)를 L로부터 H로 절체시킨다.

트랜지스터(QU)가 온으로 되기 전에는, 노드(B)에서의 전위는 OUT에서의 전위와 같다. 트랜지스터(QU)가 온으로 된 후, 이 트랜지스터(Q_U) 충전전류중의 I_CS에 상당하는 양은 저항(R₂) 및 트랜지스터(Q₂)를 통해 정전류원으로 흐른다. 그 결과, 노드(B)는 당초 I_CS가 흐르지 않았으므로 OUT와 같이 L이었던 노드(B)의 전위를 L-('H-L)=-2.2V 낮추어 트랜지스터(Q_D)를 오프시킨다. 일단 트랜지스터(Q_D)가 오프로 되면, 트랜지스터(Q_U)에 의한 전류는 대부분이 출력(OUT)에 연결되는 부하로 인가되어 OUT의 전위가 급속히 상승한다. OUT가 H레벨에 접근하면 트랜지스터(Q_U)의 베이스·에미터간 전압은 O-H=0.8V에 접근하여 트랜지스터(QU)는 서서히 오프된다.

OUT에서의 전위가 H레벨에 도달하면, 노드(B)의 전위는 H-(H-L)=L에 도달하고(R1, R2, ICS의 값은 R1×I_CS=R2×ICS=H-L로 되도록 설정되어 있음), 트랜지스터(Q_D)의 베이스·에미터간 전압은 L-V_REG≒0.8V로 되어, 서서히 온되어 간다. 따라서, OUT가 H레벨로 된 시점에서는, 트랜지스터(QU) 및 트랜지스터(QD)는 간신히 온되어, 작은 전류(I_CS)가 GND→Q_U→Q_D→V_REG의 경로로 흐르게 된다.

다음에, 제4도의 회로에 대해 IN=L, OUT=H인 초기상태로부터 시작하여, 출력신호(OUT)를 L로 감소시키는 IN=H가 입력되는 동작을 설명한다. 입력신호(IN=H)에 응답하여 차동논리단의 트랜지스터(Q1)는 온으로 되고, 트랜지스터(Q2)는 오프로 되므로, 전류(I_CS)는 차동논리단의 좌측을 통해 흐른다. 그 결과, 저항(R₁) 양단의 전위차는 I_CS×R₁=H-L=0.7V, 노드(A)의 전위는 약 0-(H-L)=-0.7V로 되어 트랜지스터(QU)는 오프로 된다. 트랜지스터(Q2)가 오프되면, 저항(R2) 양단의 전위차(I_CS×R₂=H-L)는 방전용 트랜지스터(QD)의 베이스·에미터간 전압이L-V_ERG=0.8V보다 높아져 트랜지스터(QD)가 강하게 온으로 되도록 감소한다.

따라서, 큰 방전전류가 OUT단자에 접속된 부하로 트랜지스터(QD)를 통해 V_REG단자를 향해 흘러 OUT단자에서의 전위를 급격히 떨어뜨린다. OUT단자에서의 전위가 L까지 감소하면, 노드(B)에서의 전위는 L로 되고, 트랜지스터(QD)의 베이스·에미터간 전압은 L-V_REG=0.8V로 되어 트랜지스터(Q_D)를 다시 서서히 오프시킨다. 동시에, 트랜지스터(Q_U)의 전압은 -(H-L)-L=-H=0.8V로 되어 트랜지스터(Q_U)는 서서히 온된다. 따라서, OUT단자가 L레벨에 도달한 시점에서는, 트랜지스터(Q_U) 및 트랜지스터(Q_D)는 간신히 온되어, 작은 전류(I_CO)가 GND→Q_U→Q_D→V_REG의 경로로 흐르게 된다.

기준전위(VREG)를 발생시키는 하나의 방법은 정전류법이다. 이 정전류법의 한 실시예에 있어서는, 제5도에 나타낸 바와 같이 트랜지스터(QD)의 에미터를 병렬접속된 정전류원(ICO)과 캐패시터(C)를 매개해서 공급전압(VEE)에 접속한다. 이 특별한 예의 경우, 전위(VREG)의 전위는 GND→QU→QD→VREG의 경로를 통해 흐르는 전류가 I_CO로 되는 전위(전형적으로는 약 -2.3V)로 자동적으로 정해진다. 과도적 스위칭에 필요한 큰 부하방전전류는 캐패시터(C_D)를 매개해서 공급된다. 혹은, 제5도중에 나타낸 캐패시터(C_D)는 콜렉터와 에미터를 공통접속한 트랜지스터로 치환할 수 있다(제10)도. 캐패시터(C_D)는 이외에도 2개의 평행하게 놓인 금속배선이나 폴리실리콘을 전극으로 하는 구조에서도 용이하게 실현할 수 있다.

제5도에 나타낸 회로에 있어서는, 캐패시터(C_D)는 복수의 APD회로의 VREG의 공용하도록 해도 좋다. 예컨대 제11도에 나타낸 APD회로의 경우에는, n개의 APD회로(101∼10n)에 대해 각각 정전류원을 설치하고, 캐패시터(C_D)는 이들 n개에 공용되고 있다. 이 APD회로(10)는 제4도에 나타낸 것과 동일한 구성을 갖는다. 이 V_REG를 인가하는 정전류법은 고속스위칭회로에서는 캐패시터(C_D)가 회로에 의해 구동되는 부하에 매칭(matching)하도록 선택하는 것이 요구된다는 다소의 불이익이 있다.

본 발명에 따른 회로의 스위칭특성을 최적화하는 주변회로를 취입하는 것이 바람직하다. 본 발명의 바람직한 실시예에 있어서는, 제어된 정전압신호(VREG)를 발생시키는 주변회로가 통합된다.

본 발명의 1관점에 따르면, 정전압 APD(Active Pull-Down)회로가 많은 회로로 실시된다. 정전압 APD회로에 대해서는, 스위칭동작할 때만 큰 과도적 충전 혹은 방전전류가 부하의 크기에 따라 공급되므로, 정전압 APD회로를 다른 부하에 대해 최적화시킬 필요가 있다. 더욱이, 본 발명에 따르면, 출력단의 스위칭시간을 출력데이타에 관계없이 일정하게 할 수 있기 때문에, 전력소비와 지연시간을 현저히 개선할 수 있게된다. 더욱이, 적당한 기준전압이 공급되기 때문에, APD회로가 몇 개 접속되어 있는가, 공급전압(VEE)에서의 변동, 온도(Tj) 등에 관계없이 V_REG치를 언제라도 적당히 설정할 수 있게 된다. 정전압 APD회로를 취입한 회로는 이와 같은 안정한 동작을 실현할 수 있게 된다.

제12도는 제4도에 나타낸 것과 동일한 APD회로를 복수개 갖춘 본 발명의 제1실시예를 나타낸 회로도이다. 여기에서, 참조부호 10₁∼10n는 커다란 회로내에서 회로요소로서 기능하는 n개의 다른 APD회로를 나타내고 있다. 제12도의 회로는 본 발명에 따른 정전압 APD회로를 포함한다.

제12도의 회로에 있어서, 기준전위 발생회로(11)는 전압(VREG)에 대한 상대레벨을조정하는데 이용되는 목표전압(VR)을 발생시킨다. 이 목표전압(VR)은 연산증폭기(12)의 비반전입력단자에 인가된다. 이 연산증폭기(12)의 반전입력 단자에는 조정해야 할 전압(V_REG)신호가 인가되고, 이 V_REG신호는 연산증폭기(12)를 V_REG신호가 소망하는 목표전압(VR)가 같아지도록 그 노드(D)에서의 출력을 조정하는 피드백입력으로서 기능한다.

이하에 제12도의 회로에서의 전압제어를 설명한다.

연산증폭기에 대한 비반전입력이 반전입력에서의 전압보다도 높은, 즉 V_REGV_R인 경우, 노드(D)의 전위는 상승한다. 노드(D)는 에미터가 공통접속된 2개의 NPN 트랜지스터(Q₁₂, Q₁₃)로 이루어진 전류미러회로에 입력트랜지스터(Q₁₁)의 베이스를 매개해서 접속되어 있다. 따라서, 연산증폭기로부터의 출력이 증가함에 따라 저항(R11) 및 트랜지스터(Q12)를 통해 흐르는 전류(i1)는 증가한다.

트랜지스터(Q12, Q13)는 전류미러회로를 구성하므로, 이들 트랜지스터를 통해 흐르는 전류간의 비는 일정하다. 따라서, 연산증폭기(12)의 출력이 전류(i1)를 증가시킬 때, 전류(i₂)도 비례하여 증가한다. 트랜지스터(Q₁₃)의 콜렉터측의 노드(F)는 저항(R₁₂, R₁₃), 콜렉터 및 베이스가 공통으로 접속된 트랜지스터(Q₁₄)를 매개해서 접지되어 있다. 노드(F)는 트랜지스터(Q15)의 베이스에도 접속되어 있다. 트랜지스터(Q₁₅)의 에미터는 전원(V_EE)에, 콜렉터는 저항(R12, R13)의 접속중점에 있다. 전류(i₂)가 증가하면, 저항(R₁₂)의 양단에 발생하는 전압이 증대한다. V_ERG는 트랜지스터(Q₁₅)의 베이스·에미터간 전압과 저항(R12)에서의 전압강하의 합계이므로, V_REG레벨은 상승한다. 트랜지스터(Q₁₅)의 베이스·에미터간 전압은 거의 일정하고 V_BE=0.8V이므로, V_REG의 변화는 저항(R12)의 전압강하에서의 변화와 본질적으로 같다. 즉, δV_REG는 δi2×R12로 거의 같다.

마찬가지로, VREGVR의 경우는 전류미러회로가 V_REG를 저하시키도록 작용하여 V_REG는 V_REG=V_R로 되도로 조정한다.

여기에서 기준전위 발생회로(11)는, 제13도에 나타낸 바와 같이, 제15도에 나타낸 APD회로의 실시예와 마찬가지로 좋다. 그러나, 제14도에 나타낸 바와 같은 개략적으로 등가인 회로를 이용할 수도 있다. 제15도는 제12도의 연상증폭기(12)의 실시예를 나타낸 회로도이다. 이 회로는 작동증폭기가 트랜지스터(Q21, Q22)에 의해 구성되고, 반전입력단자와 출력트랜지스터(Q23)의 베이스간에는 위상보상용 캐패시터(C₁)가 접속되어 있다. 이 캐패시터(C₁)는 본 발명의 바람직한 실시예에 있어서는 이용되고 있지만, 본 발명의 모든 실시에에 대해서는 불필요한 경우도 있다. 이들 및 후속의 도면에 있어서, 제4도 및 제5도에 나타낸 회로요소와 유사한 기능을 갖는 회로요소에 대해서는 상호의 기능적인 관계나 유사성을 용이하게 하기 위해 동일한 참조부호를 붙이기로 한다.

이러한 구성의 각 회로를 이용함으로써, 연산증폭기에 의한 피드백제어에 의해 기준전위 발생회로(11)에서 설정된 관통전류(I_CO)와, V_REG에 접속된 각 APD회로의 관통전류(ICO₁∼ICOn)가 거의 같아지도록 V_REG의 전위가 정해지게 된다.

그런데, 제12도에 있어서 V_REG에 접속된 각 APD회로의 스위칭시의 방전전류는 V_REG로부터 출력트랜지스터(Q₁₅)를 매개해서 VEE로 흐르게 된다. 여기에서, V_REG선이 커다란 기생저항이 존재하면, 트랜지스터(Q15)로부터 멀어질수록 V_REG레벨이 떨어진다. 저항성의 V_REG선에 대해서는 APD회로의 스위칭중에 V_REG전압을 유지하는 것이 곤란하게 된다.

제16도는 이러한 문제를 해결할 것으로 제12도의 변형예이다. 즉, 제12도의 회로에서의 출력트랜지스터(Q₁₅)의 베이스를 연장할 배선(V_REGB)을 설치하고 있다. 이 V_REGB배선은 각 APD회로에 있어서 트랜지스터(Q_16-1∼Q_16-n)의 각 베이스와 접속되어 있고, 이들 트랜지스터의 콜렉터가 정전압신호를 각 APD회로에 공급하는 배선(V_REGB)에 접속되어 있다. 제16도에 나타낸 회로에서는 제2의 제어된 전압선이 부하의 방전과도전류의 적어도 일부를 트랜지스터(Q_16-1∼Q_16-n)를 매개해서 분산시킨다. 트랜지스터(Q_16-1∼Q_16-n)는 트랜지스터(Q₁₅)와 마찬가지로, 절체되는 APD회로의 근방에서 방전회로의 적어도 일부를 방전시키는 것이다. 제2의 제어된 전압선을 추가함으로써, V_REGC선에 따른 기생저항에 의한 V_REGC전압의 변동을 감소시킬 수 있다. 따라서, 제16도에 나타낸 회로는 V_REGC선에 따른 기생저항이 커지는 보다 큰 칩에서 사용하과, 스위칭시의 방전전류가 커지는 보다 많은 APD회로를 동시에 동작시키는 경우에 사용하면 좋다.

바람직한 실시예에 있어서, V_REGC와 V_REGC간에 캐패시터를 설치하여 트랜지스터(Q_16-1∼Q_16-n)의 과도응답을 좋게 할 수 있지만, 반드시 항시 필요한 것은 아니다. 마찬가지로, V_REGC를 접지에 연결하고 있는 캐패시터는 위상을 보상하기 위한 것이기 때문에, 항시 필요한 것은 아니다.

그런데 제4도에 나타낸 회로는, 인버터 게이트에 APD회로를 적용한 예의 일례이지만, 이하의 제17도∼제19도의 실시예에 나타낸 바와 같이 APD회로는 다른 많은 ECL 게이트에 적용할 수 있다.

제17도에 나타낸 실시예는, 차동논리단의 한쪽측의 3개의 병렬접속된 트랜지스터(Q_1-1, Q_1-2, Q_1-3)를 갖춘 3입력 NOR 게이트에 제4도에 나타낸 APD구성을 적용한 예이다. 또, 제18도에 나타낸 실시예는, 차동논리단을 2단계 구성으로 한 2입력 NAND 게이트에 제4도에 나타낸 APD구성을 적용한 예이다. 더욱이, 제19도는 2입력 NAND 게이트를 갖춘 다입력 OR-NAND 복합게이트에 APD회로를 사용한 것이다. 즉, NAND 게이트의 각 단은 n개의 병렬접속된 입력트랜지스터(Q_1-1,∼Q_1-n)에 의한 OR회로와 m개의 병렬접속된 입력트랜지스터(Q_1-1∼Q_1-m)에 의한 OR회로로 하고 있다.

또, 이제까지의 실시예에는 모두 반전출력을 얻는 게이트의 적용에 대해 설명하였지만, 본 발명에서는 비반전출력을 얻는 게이트에도 적용할 수 있다. 단, 이 경우는 차동논리단의 입력신호의 트랜지스터가 포화상태로 되지 않도록 레벨시프트회로를 구비하는 것이 바람직하다.

제20도는 APD회로를 다입력 OR 게이트에 적용한 회로로, 트랜지스터(Q₂)의 베이스에 에미터가 공통접속되고, 콜렉터가 접지된 n개의 병렬접속 트랜지스터(Q_23-1∼Q_23-n)가 설치되어 있다.

이 회로의 동작에 있어서는, 트랜지스터(Q₂)의 콜렉터는 노드(B)에 접속되어 거의 L레벨로 유지된다. 제20도의 회로의 출력이 L로부터 H로 천이할 때, 출력레벨은 과도적으로 L레벨로부터 최대 H-L레벨만큼 떨어져 2×L-H=-2.2V로 된다. 한편, 트랜지스터(Q2)의 베이스가 직접 입력신호를 수신하여 H레벨이 입력된 때, 트랜지스터(Q2)의 콜렉터·에미터에서의 전압은H-V_BE레벨로 되고, 트랜지스터(Q₂)의 콜렉터·에미터간 전압은(V_CE)은 V_CE=L-(H-V_EB)로 약 0.1V(과도적으로는 2×L-H-(H-V_BE)는 약 -0.6V)로 되어 트랜지스터(Q2)는 포화영역으로 들어가게 된다.

이 때문에, 트랜지스터(Q₂)가 포화영역으로 들어가지 않도록 입력신호를 레벨시프트하는 것이 요망된다. 레벨시프트회로를 이용하는 경우, 트랜지스터(Q2) 의 에미터전위는 높은 레벨의 경우에서도 H-2V_BE로 되고, V_CE=L-(H-2VBE)=0.9(과도적으로는 2×L-H-(H-2V_BE)는 약 0.2V)로 되어 트랜지스터(Q₂)는 포화상태로 되지 않는다. 여기에서 트랜지스터(Q₁)의 베이스에 인가되어야 할 논리임계치는 V_BB1이 아니라 V_BB1보다 V_BE만큼 저하한 V_BB2로 된다.

제21도∼제27도는 비반전출력을 얻는 회로에 이용되는 APD회로의 예를 나타낸 것이다 제27도의 경우를 제외하고, 레벨시프트회로를 설치하는 것이 바람직하다.

제21도의 실시에에 있어서는, 2단계의 차동논리단을 갖추고 있다(Q₁,Q₂및 Q₂₄,Q₂₅). 트랜지스터(Q₂)의 베이스에는 에미터가 공통접속되고 콜렉터가 접지된 n개의 병렬접속된 입력트랜지스터(Q_26-1∼Q_26-n)로 이루어진 OR회로가 설치되어 있고, 트랜지스터(Q₂₅)의 베이스에는 에미터가 공통접속되고 콜렉터가 접지된 m개의 병렬접속 트랜지스터(Q_27-1∼Q_27-m)로 이루어진 제2의 OR회로가 레벨시프트 트랜지스터(Q₃₇)를 매개해서 설치되어 있다. 따라서, n개의 OR와 m개의 OR의 AND를 얻은 다입력 OR-AND 복합게이트를 구성하고 있다.

제22도에 있어서는, 인버터 게이트로서 가능하고, 비반전출려과 반전출력을 동시에 제공하는 APD회로가 도시되어 있다. 이 실시예의 회로는 에미터가 공통접속된 2개의 트랜지스터(Q₂₈, Q₂₉)로 이루어진 제1차동논리단과, 에미터가 공통접속된 2개의 트랜지스터(Q₃₀, Q₃₁)로 이루어진 제2차동논리단을 갖추고 있다. Q₂₉와 Q₃₁의 베이스는 공통접속되어 입력트랜지스터(Q₃₂)의 베이스에 접속 되어있다. 2단의 트랜지스터(Q_U, Q_D)는 제1차동논리단에서는 Q₂₈측에 설치되어 반전출력을 인출하고, 트랜지스터(Q_U',Q_D')는 제2차동논리단에서는 Q₃₁측에 설치되어 비빈전출력을 인출하도록 되어 있다.

제23도∼제27도는 차동입력을 이용하는 APD회로를 나타내고 있다. 제23도는 2개의 차동논리단을 트랜지스터(Q_U)의 콜렉터와 저항(R1)을 공통접속한 데다가 저항(R_d)을 매개해서 접지하도록 한 것으로, 편(片)차동(singl-ended)입력, 차동출력의 회로를 구성한다. 제24도는 차동입력, 상보출력을 제공하는 APD회로의 실시예를 나타낸 것이다. 트랜지스터(Q₂₈,Q₃₀)의 베이스는 제1입력(반전) 트랜지스터(Q₃₃)의 에미터에 공통접속되고, 트랜지스터(Q₂₉,Q₃₁)의 베이스는 제2입력(비반전) 트랜지스터(Q₃₂)의 에미터에 공통접속되어 있다. 제25도는 차동입력, 차동출력의 게이트를 제공하는 본 발명의 적용한 실시예를 나타낸 것이다. 제26도 및 제27도는 편차동출력, 비반전출력을 각각 이용하는 APD회로를 나타낸 것이다.

제23도∼제27도에 나타낸 차동APD회로의 동작을 설명한다. 차동신호는 비반전입력과 마찬가지로 반전입력도 비반전입력과 동일한 진폭만큼 위상이 변화한다. 따라서, 차동신호의 진폭은 편차동신호의 반으로 줄일 수 있다. 이 경우, 차동신호의 2개의 값은 H레벨과 L레벨간에서 선택할 수 있다. 즉, 하나는 H레벨과 V_BB1레벨간의 레벨(=H+L/2)이고, 다른 하나는 V_BB1레벨과 L레벨간의 레벨이다. 본 발명에 따른 APD회로의 바람직한 실시예에 있어서는, 후자의 값이 이용된다. 그 이유는 다음과 같다. 만일 전자의 레벨을 채용하면, V_REG레벨을 L-V_BE가 아니라 V_BB1-V_BE로 설정할 필요가 생겨 차동신호와 반전자동신호의 쌍방이 필요한 경우에 다른 2개의 V_REG레벨이 하나의 APD회로에 필요하게 되어 부적합하다. 이에 대해, 후자의 VBB1레벨과 L레벨간의 레벨을 채용하면, VREG레벨은 L-VBE로 공통으로 되어 적합하다. 더욱이 후자의 레벨을 채용하면, 높은 레벨에서도 V_BB1레벨이므로, 제27도에 나타낸 바와 같이 비반전출력을 얻는 회로에서도 입력신호의 레벨시프트가 필요치 않게 된다.

제28도는 본 발명의 입력버퍼회로에 적용한 실시예를 나타낸 것이다. 이 회로에서는 전압(V_BB1)이 트랜지스터(Q₃₄)의 베이스에 인가되고, 트랜지스터(Q₃₄)의 에미터는 차동논리단의 트랜지스터(Q₁)의 베이스에 접속되어 있다. 정전류원이 트랜지스터(Q₃₄)의 에미터에 접속되어 있다. 트랜지스터(Q₃₅)는 접지된 콜렉터와 입력패드(20)에 접속된 베이스를 갖추고 있다. 트랜지스터(Q₂)의 베이스는 트랜지스터(Q₃₅)의 베이스 및 정전류원에 접속되어 있다. 더욱이, 이 APD회로의 출력노드는 칩내부회로로의 접속점으로 되어있다. 패드의 전위가 안정화되도록 접속점으로 되어있다. 패드가 오픈(open)으로 된 때에도 패드의 전위가 안정화되도록 패드노드는 전원전위로 풀다운되고 있다. 다이오드(D₁,D₂)가 패드를 전원전압과 접지에 접속하여 입력 버퍼회로를 정전방전(靜電放電)으로부터 보호하고 있다. 더욱이, 콜렉터가 접지되고, 베이스에 기준전위(V_BB1)가 인가되는 트랜지스터(Q₃₆)의 에미터는 다이오드(D₃)를 매개해서 트랜지스터(Q₂)의 베이스에 접속되어 있다.

본 발명을 출력버퍼회로로 적용한 실시예를 이하에 설명한다.

제29도는 10KH 표준(V_EE=-5.2V, 출력레벨의 전원전압보상 있음)에 기초한 ECL 출력버퍼회로, 제30도는 100K 표준(V_EE=-4.5V, 출력레벨의 전원전압보상 및 온도보상 있음)에 기초한 ECL 출력버퍼회로를 나타내고 있는데, 이들 회로는 종래 알려진 버퍼회로이다. 10KH 표준회로의 경우에는, 정전류원에 공급되는 전압(V_CS)은 V_CS와 V_BE간의 전압차가 일정하게 되도록 보상된다. 100K 표준 회로에서는, V_CS는 온도가 변화해도 상술한 바와 같이 보상된다. 제30도에서는 차동논리단을 이루는 트랜지스터(Q₁,Q²)의 콜렉터간에 서로 역극성으로 병렬접속된 2개의 다이오드(D3,D4)와 저항(R₁₀)이 직렬로 접속된 것이 접속되어 있다. 다이오드(D₃,D₄)와 저항(R10)은 제30도의 회로의 출력레벨을 보상하는데 이용된다.

제31도는 본 발명에 의해 변형된 10KH 출력버퍼회로를 나타낸 것이고, 제32도는 본 발명에 의해 변형된 100K 출력버퍼회로를 나타낸 것이다. 제32도에 나타낸 바와 같이, 100K 표준의 온도보상을 행하기 위해서는, 트랜지스터(Q₁)의 콜렉터는 저항(R11)과 이것에 직렬로 접속된 다이오드(D₅)를 매개해서 접지되고, 또 트랜지스터(Q₁,Q₂)의 콜렉터간에는 저항(R12) 및 다이오드(D₆,D₇)가 접속된다. 여기에서, 바람직하게는 저항 R₁₁=R₁₂=R₁=R₂이다.

제32도의 온도보상호로의 동작을 설명한다. 출력이 H일 때, 노드(A)의 전위는 OV, 노드(B)의 전위는 L=-1.5V이다. R₁₂,D₆,D₇에 의한 보상회로가 이용되지않으면, 트랜지스터(Q_U)의 V_BE의 온도계수는 V_OH에 영향을 주어 온도의 상승과더불어 V_OH도 전위가 상승한다. 그렇지만, R₁₂,D₆,D₇에 의한 보상 회로가 있으면, 트랜지스터(Q_U)의 V_BE의 온도계수에 따라 보상전류(IX)가 저항(R₁)으로부터 보상회로(R₁₂,D₆,D₇)를 매개해서 흘러 노드(A)의 전위를 떨어뜨려 V_OH를 보상한다.

한편 제32도의 회로의 출력이 L일때는 노드(A)의 전위는 -0.7V, 노드(B)의 전위는 L=-1.5V로 되어, R₁₂,D₆,D₇에 의한 보상회로에는 전류가 흐르지 않는다. 한편, D₅및 R₁₂에 의한 보상회로가 없으면, 정전류원 및 Q_U의 V_BE의 온도의존성에 의한 온도상승에 따라 V_OL이 하강한다. 그런, D₅및 R₁₂의 보상회로가 있으면, 보상전위(IX')의 상승은, 저항(R₁)을 통해 노드(A)로 흐르는 전류가 감소하여 노드(A)의 전위를 떨어뜨림으로써, V_OL을 보상한다.

제33도는 제24도에 나타낸 것과 유사한 상보출력(혹은 차동출력)의 출렵버퍼회로를 구성하는 제30도에 나타낸 100K 표준의 보상회로의 변형예를 나타낸 것이다. 도면중 온도보상회로는 차동논리단의 출력노드간에 접속된다. 이 경우, 제32도에 나타낸 보상회로도 사용할 수 있지만, 단순한 온도보상회로는 제30도에 나타내었다. 2개의 다이오드(D₃,D₄)에 직렬로 접속된 저항(R₁₀)에 의해 구성되는 제30도의 보상회로는 차동단을 구성하는 2개의 트랜지스터의 콜렉터간에 접속된다.

본 발명을 이용함으로써, 논리회로의 여러 가지의 특성이 개량된다. 예컨대, 제34도는 본 발명의 인버터 게이트의 스위칭시에 얻어지는 과도방전류를 나타낸 것이다. 제3도에서 해석된 회로와 비교하면, 스위칭동작시에만 커다란 과도방전전류가 흐름을 알 수 있다. 더욱이, 부하의 크기에 따라 필요한 과도방전전류만이 공급됨일 알 수 있다. 본 발명의 다른 잇점도 얻을 수 있다. 즉, 종래의 회로에서는, 에미터 팔로워단이 H레벨로부터 L레벨로 변화하는 속도(t_PHL)는 역스위칭동작에 대한 t_PLH보다도 늦다. 그러나, 본 발명에 의하면, 제35도 및 제36도에 나타낸 바와 같은 속도(t_PHL)는 t_PLH과 거의 같아지도록 감소시킬 수 있다.

제37도 및 제38도에 나타낸 바와 같이 본 발명에 의하면, 소비전력 및 지연시간을 현저히 개선할 수 있게 된다. 팬아우트(Fan Out; F/O 및 C_L=1pF에 대해, ECL회로의 지연시간 t_PD=(t_PHL+t_PLH)/2는 종래의 1.75ns로부터 본 발명의 0.5ns까지 감소시킬 수 있다. 즉, 같은 소비전력 1.4mW에 대해 0.29배로 할 수 있다. 바꾸어 말하면, 지연시간은 3.5배로 개선된다. 더욱이, 게이트 지연시간을 1ns로 하는 소비전력에서 비교하면, 종래의 ECL회로에 대해 게이트당 2.5mW가 본 발명의 회로에서는 0.35mW로 되어 소비전력을 7.1배 개선할 수 있다. 제37도는 F/O=3 및 C_L=0.02pF에 대해 유사한 비교결과를 나타낸 것으로, 마찬가지로 현저한 개선효과를 얻을 수 있다.

본 발명은 종래의 ECL회로에 이용되는 것과 같은 종류의 수의 소자를 이용하여 실현할 수 있으므로, 본 발명을 현존하는 반도체 제조기술 및 현존하는 ECL 게이트 어레이 및 ASIC장치와 같은 제품에서 곧바로 실현할 수 있다.

제12도 및 제16도에 나타낸 실시예에 있어서는 적절한 V_REG를 인가하도록 하고 있으므로, 연산증폭기에 의한 V_REG에 접속된 APD회로의 수가 크게 변화하거나, 전원전압(V_EE)이나 온도(Tj)가 크게 변화해도 V_REG는 항시 올바르게 설정되어 안정한 동작을 달성할수 있게 된다.

더욱이, 제39도(A)∼제41도는 제16도에 나타낸 실시예에서의 V_REG전압공급의 효과를 나타낸 그래프이다. 이들 도면은 V`위칭해도(예컨대, 최대 10000회로, 제39도(B) 참조), V_REG는 소망하는 값에 대해 극히 정밀도 좋은 범위(예컨대, 0.15V)로 제어할 수 있게 된다.

또한, 본 발명의 특정 실시예에 대해서만 설명했지만, 이에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러 가지로 변형하여 실시할 수 있다.

Claims

에미터, 베이스, 콜렉터를 갖추고, 그 베이스가 제1노드를 이루는 제1 트랜지스터와, 에미터, 베이스, 콜렉터를 갖추고, 그 에미터가 상기 제1트랜지스터의 에미터에 접속되며, 그 베이스가 제2노드를 이루는 제2트랜지스터, 에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제1트랜지스터의 콜렉터에 접속되고, 그 에미터가 제3노드 전위를 갖는 제3노드를 이루는 제3트랜지스터, 상기 제2트랜지스터의 콜렉터와 상기 제3트랜지스터의 에미터에 접속된 제1저항성 소자, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제3트랜지스터의 에미터에 접속되고, 그 베이스가 상기 제2트랜지스터의 콜렉터에 접소된 제4트랜지스터, 상기 제3트랜지스터의 콜렉터에 접속된 제1기준전위, 상기 제1트랜지스터의 콜렉터 및 상기 제1기준전위에 접속된 제2저항성 소자 및, 정전압신호를 발생시키며, 상기 제4트랜지스터의 에미터에 접속되고, 상기 제3노드전위가 제1레벨로부터 제2레벨로 변화하는데 필요한 시간이 상기 제3노드전위가 상기 제2레벨로부터 상기 제1레벨로 변화하는데 필요한 시간과 거의 같아지도록 제어되는 정전압원을 구비한 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1트랜지스터의 베이스에 접속된 제2기준전위를 더 구비한 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제2트랜지스터의 베이스에 접속된 제2기준전위를 더 구비한 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1 및 제2트랜지스터의 에미터에 접속된 전류원을 더 구비한 것을 특징으로 하는 집적회로.
제4항에 있어서, 제5트랜지스터를 더 갖추고, 상기 제1 및 제2트랜지스터의 에미터가 이 제5트랜지스터를 매개해서 상기 전류원에 접속된 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1기준전위가 접지전위인 것을 특징으로 하는 집적회로.
제1항에 있어서, 제1 및 제2단자를 갖는 제3저항성 소자를 더 갖추며, 상기 제3저항성 소자의 제1단자가 상기 제1기준전위에 접속되고, 상기 제3트랜지스터의 콜렉터가 상기 제3저항성 소자의 제2단자에 접속되며, 상기 제2저항성 소자가 상기 제3저항성 소자의 제2단자에 접속되는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 정전압원은, 제2기준전위를 발생시키는 기준전위 발생회로와, 제1 및 제2입력단자를 갖추며, 상기 제2기준전위와 상기 제1입력단자에 인가되고, 상기 정전압신호가 상기 제2입력단자에 인가되며, 상기 제2기준전위 및 상기 정전압신호에 응답하여 보정신호를 발생시키는 연산증폭기 및, 상기 연산증폭기에 접속되며, 상기 연산증폭기로부터의 보정신호가 인가되고, 이 보정신호에 응답하여 정전압을 조정하는 정전압신호를 조저회로를 더 구비한 것을 특징으로 하는 집적회로.
제8항에 있어서, 상기 기준전위 발생회로는, 각각 에미터, 베이스, 콜렉터를 갖추고 각 에미터가 접속된 제5 및 제6트랜지스터와, 에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제5트랜지스터의 콜렉터에 접속되고, 그 콜렉터가 상기 제1기준전위에 접속된 제7트랜지스터, 상기 제6트랜지스터의 콜렉터와 상기 제7트랜지스터의 에미터간에 접속된 제3저항성 소자, 제1 및 제2단자를 갖추며, 그 제1단자가 상기 제5트랜지스터의 콜렉터 및 상기 제7트랜지스터의 베이스에 접속되고, 그 제2단자가 상기 제1기준전위에 접속된 제4저항성 소자, 전류원 및, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제7트랜지스터의 에미터에 접속되고, 그 베이스가 상기 제6트랜지스터의 콜렉터에 접속되며, 그 에미터가 상기 전류원에 접속됨과 더불어, 그 에미터가 상기 제2기준전위를 발생시키는 제8트랜지스터를 더 구비한 것을 특징으로 하는 집적회로.
제8항에 있어서, 상기 기준전위 발생회로는 제3기준전위와, 에미터, 베이스, 콜렉터를 갖추고, 그 베이스에 상기 제3기준전위가 인가되는 제5트랜지스터, 에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제5트랜지스터의 콜렉터에 접속되고, 그 콜렉터가 상기 제1기준전위에 접속된 제6트랜지스터, 제1 및 제2단자를 갖추고, 그 제1단자가 상기 제6트랜지스터의 에미터와 접속된 제3저항성 소자, 제1 및 제2단자를 갖추며, 그 제1단자가 상기 제5트랜지스터의 콜렉터 및 상기 제6트랜지스터의 베이스에 접속되고, 그 제2단자가 상기 제1기준전위에 접속된 제4저항성 소자, 전류원 및, 에머터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제6트랜지스터의 에미터에 접속되고, 그 베이스가 상기 제3저항성 소자의 제2단자와 접속되며, 그 에미터가 상기 전류원에 접속됨과 더불어, 그 에미터가 상기 제2기준전위를 발생시키는 제7트랜지스터를 더 구비한 것을 특징으로 하는 집적회로.
제8항에 있어서, 상기 정전압신호 조정회로는, 에미터, 베이스, 콜렉터를 갖추고, 그 베이스에 상기 연산증폭기가 보정신호를 인가함으로써 그 에미터가 에미터출력신호를 발생시키는 제5트랜지스터와, 상기 제5트랜지스터의 에미터에 접속된 전류미러회로, 상기 전류미러회로에 접속되며, 이 전류미러회로에 의해 상기 에미터출력신호에 비례한 전류가 흐르는 제3저항성 소자 및, 에미터, 베이스, 콜렉터를 갖추고, 그 콜렉터가 상기 제3저항성 소자의 일단에 접속되며, 그 베이스가 상기 제3저항성 소자의 타단에 접속된 제6트랜지스터를 더 구비하고, 상기 저항성 소자의 일단이 상기 전류미러회로에, 타단이 상기 정전압원에 접속된 것을 특징으로 하는 집적회로.
제11항에 있어서, 상기 전류미러회로는, 에미터, 베이스, 콜렉터를 갖추고, 그 콜렉터와 베이스가 접속된 제7트랜지스터와, 에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제7트랜지스터의 베이스에 접속되고, 그 콜렉터가 상기 제6트랜지스터의 베이스에 접속된 제8트랜지스터 및, 상기 제5트랜지스터의 에미터와 상기 제7트랜지스터의 콜렉터간에 접속된 제4저항성 소자를 더 구비한 것을 특징으로 하는 집적회로.
제11항에 있어서, 상기 제6트랜지스터의 콜렉터가 상기 캐패시터를 매개해서 접지에 접속된 것을 특징으로 하는 집적회로.
제11항에 있어서, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터와 베이스가 접속되고, 그 콜렉터가 접지된 제9트랜지스터와, 상기 제6트랜지스터의 콜렉터에 일단이 접속되고, 상기 제7트랜지스터의 에미터에 타단이 접속된 제4저항성 소자를 더 구비한 것을 특징으로 하는 집적회로.
제11항에 있어서, 상가 제6트랜지스터의 베이스에 접속된 정전압신호선과, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제4트랜지스터의 에미터에 접속되고, 그 베이스가 상기 정전압신호선에 접속된 제7트랜지스터를 더 구비한 것을 특징으로 하는 집적회로.
제15항에 있어서, 일단이 상기 제7트랜지스터의 베이스에 접속되고, 타단이 상기 제7트랜지스터의 콜렉터에 접속된 캐패시터를 더 구비한 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1트랜지스터의 콜렉터에 접속되어 환경온도의 변화에 따른 트랜지스터특성의 변화를 보상하는 보상회로를 더 구비한 것을 특징으로 하는 집적회로.
제17항에 있어서, 상기 보상회로는, 서로 병렬로 접속된 제1 및 제2다이오드와, 이 병렬로 접속된 제1 및 제2 다이오드와 직렬로 일단이 접속된 제3저항성 소자를 구비한 것을 특징으로 하는 집적회로.
제18항에 있어서, 상기 제3저항성 소자의 타단이 상기 제1트랜지스터의 콜렉터에 접속되고, 상기 제1및 제2다이오드가 상기 제2트랜지스터의 콜렉터에 접속된 것을 특징으로 하는 집적회로.
제1항에 있어서, 다이오드와 제3저항성 소자로 구성되며, 접지와 상기 제1트랜지스터의 콜렉터간에 접속된 제1온도 보상회로와, 제1 및 제3다이오드와 직렬로 접속된 제4저항성 소자를 포함하고 있는 제2온도보상회로를 더 구비하고, 상기 제4저항성 소자가 상기 제1트랜지스터의 콜렉터에 접속되고, 상기 제3다이오드가 상기 제2트랜지스터의 콜렉터에 접속되어 있는 것을 특징으로 하는 집적회로.
제1항에 있어서, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제1트랜지스터의 콜렉터에 접속되고, 그 에미터가 상기 제1트랜지스터의 에미터에 접속된 제5트랜지스터와, 상기 제1트랜지스터의 베이스에 접속된 제1논리입력신호 및, 상기 제5트랜지스터의 베이스에 접속된 제2논리입력신호를 더 구비하고, 상기 제1 및 제2논리입력신호는 결합되어 상기 제4트랜지스터의 콜렉터에서의 논리출력신호를 발생시키며, 이 논리출력신호가 상기 제1논리입력신호와 상기 제2논리입력신호간의 NOR연산을 나타내는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1트랜지스터의 베이스에 접속된 논리신호를 더 갖추고, 이 논리신호의 상기 제1트랜지스터의 베이스로의 인가가 상기 제4트랜지스터의 콜렉터에 있어서 논리신호출력을 발생시키며, 상기 논리출력신호가 상기 논리입력신호에 대한 NOT연산을 나타내는 것을 특징으로 하는 집적회로.
제1항에 있어서, 상기 제1트랜지스터의 베이스에 접속된 제2기준전위와, 상기 제2트랜지스터의 베이스에 접속된 논리입력신호를 더 구비한 것을 특징으로 하는 집적회로.
제5항에 있어서, 제2전류원과, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제2트랜지스터의 콜렉터에 접속되고, 그 에미터가 상기 제5트랜지스터의 에미터 및 상기 전류원에 접속된 제6트랜지스터, 에미터, 베이스, 콜렉터를 갖추고, 그 에미터가 상기 제2전류원에 접속된 제7트랜지스터, 상기 제1트랜지스터의 베이스에 접속된 제1논리입력신호 및, 상기 제7트랜지스터의 베이스에 접속된 제2논리입력신호를 더 구비하고, 상기 제1 및 제2논리신호는 결합되어 상기 제4트랜지스터의 콜렉터에 있어서 논리출력신호를 발생시키며, 상기 논리출력신호가 상기 제1논리입력신호와 상기 제2논리입력신호간의 논리 NAND연산을 나타내는 것을 특징으로 하는 집적회로.
입력가지와 적어도 제1 및 제2출력상태를 갖는 출력가지를 갖춘 제1차도논리호로와, 능동회로소자 및, 상기 차동논리회로의 출력가지에 접속되며, 상기 출력가지가 제1출력상태로부터 제2출력상태로 절체되는데 필요한 시간과 상기 제2출력상태로부터 제1출력상태로 절체되는데 필요한 시간이 거의 같아지도록 정전압신호를 상기 차동논리회로의 출력가지에 공급하는 정전압원을 구비하고, 상기 차동논리회로의 출력가지가 상기 능동회로소자를 매개해서 상기 정전압원에 접속된 것을 특징으로 하는 회로.
제25항에 있어서, 사익 정전압원은, 기준전위신호를 발생시키는 기준전위 발생회로와, 상기 기준전위신호와상기 정전압신호를 비교하여 상기 정전압신호를 조정하기 위한 보정신호를 발생시키는 차동증폭기를 구비한 것을 특징으로 하는 회로.
제26항에 있어서, 상기 차동증폭기가 연산증폭기인 것을 특징으로 하는 회로.
제26항에 있어서, 상기 기준전위 발생회로가 에미터결합 논리회로인 것을 특징으로 하는회로.
제25항에 있어서, 상기 출력회로가 에미터 팔로워회로인 것을 특징으로 하는 회로.
제29항에 있어서, 상기 에미터 팔로워회로를 접지에 연결하는 제2능동회로를 거 구비한 것을 특징으로 하는 회로.
제25항에 있어서, 상기 입력가지는 입력능동소자를 포함하고, 상기 출력가지는 출력가지 능동회로소자를 포함하며, 상기 입력능동회로소자가 상기 출력가지 능동회로소자가 상기 출력가지 능동회로소자에 접속되어 있는 것을 특징으로 하는 회로.
제31항에 있어서, 상기 입력능동회로소자는 제1바이폴라 트랜지스터를 갖추고 상기 출력가지 능동회로소자는 제2바이폴라 트랜지스터를 갖추고 있는 것을 특징으로 하는 회로.
제32항에 있어서, 상기 각 바이폴라 트랜지스터는 에미터를 갖추고, 상기 제1바이폴라 트랜지스터의 에미터가 상기 제2바이폴라 트랜지스터의 에미터에 접속된 것을 특징으로 하는 회로.
제33항에 있어서, 입력가지와 출력가지를 갖춘 제2차동논리회로를 더 구비하고, 상기 제2차동논리회로가 상기 정전압원에 접속된 것을 특징으로 하는 회로.
제34항에 있어서, 상기 제2차동논리회로의 상기 입력가지가 상기 제1차동논리회로의 입력가지에 접속된 것을 특징으로 하는 회로.
제34항에 있어서, 상기 제2차동논리회로의 출력가지가 상기 제1차동논리회로의 출력가지에 접속된 것을 특징으로 하는 회로.
제34항에 있어서, 상기 제2차동논리회로의 입력단자가 상기 제1차동논리회로의 입력가지 및 출력강지의 쌍방에 접속된 것을 특징으로 하는 회로.
제34항에 있어서, 상기 제1차동논리회로의 입력단자가 상기 제2차동논리회의 출력가지에 접속되고, 상기 제1차동논리회로의 출력가지가 상기 제2차동논리회로의 입력가지에 접속된 것을 특징으로 하는 회로.
에미터, 베이스, 콜렉터를 갖추고, 그 베이스가 제1입력단자를 이루는 제1트랜지스터와, 에미터, 베이스, 콜렉터를 갖추고, 그 에미터가 상기 제1트랜지스터의 에미터에 접속되며, 그 베이스가 제2입력단자를 이루는 제2트랜지스터, 에미터, 베이스, 콜렉터를 갖추며, 그 베이스가 상기 제1트랜지스터의 콜렉터에 접속되고, 그 에미터가 출력단자를 이루는 제3트랜지스터, 상기 제2트랜지스터의 콜렉터와 상기 제3트랜지스터의 에미터에 접속된 제1저항성 소자, 에미터, 베이스, 콜렉터를 갖추며, 그 콜렉터가 상기 제3트랜지스터의 에미터에접속되고, 그 베이스가 상기 제2트랜지스터의 콜렉터에 접속된 제4트랜지스터, 상기 제3트랜지스터의 콜렉터에 접속된 제1기준전위, 상기 제1트랜지스터의 콜렉터 및 상기 제1기준전위에 접속된 제2저항성 소자 및, 정전압신호를 발생시키며, 상기 제4트랜지스터의 에미터에 접속되고, 상기 제3트랜지스터가 도통상태로부터 비도통상태로 변화하는데 필요한 시간이 상기 제4트랜지스터가 도통상태로부터 비도통상태로 변화하는데 필요한 시간과 거의 같아지도록 제어되는 정전압원을 구비한 것을 특징으로 하는 집적회로.