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JPWO2012011210A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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JPWO2012011210A1
JPWO2012011210A1 JP2012525294A JP2012525294A JPWO2012011210A1 JP WO2012011210 A1 JPWO2012011210 A1 JP WO2012011210A1 JP 2012525294 A JP2012525294 A JP 2012525294A JP 2012525294 A JP2012525294 A JP 2012525294A JP WO2012011210 A1 JPWO2012011210 A1 JP WO2012011210A1
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JP
Japan
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semiconductor element
semiconductor device
die pad
pad portion
lead frame
Prior art date
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JP2012525294A
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English (en)
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彰 小賀
彰 小賀
佳宏 冨田
佳宏 冨田
南尾　匡紀
匡紀 南尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

半導体装置は、第１の半導体素子１と、第２の半導体素子４と、第１のダイパッド部９を有し、第１のダイパッド部９に第１の半導体素子１を搭載した第１のリードフレーム３と、第２のダイパッド部１１を有し、第２のダイパッド部１１に第２の半導体素子４を搭載した第２のリードフレーム５とを備えている。第１のダイパッド部９の第１の半導体素子１と反対側の面に、放熱板２が固定されている。第１の半導体素子１及び第２の半導体素子４を覆うように外装体６が形成されている。ノイズ遮蔽体７は、第１の端部が外装体６の第１の面に露出し、第２の端部が第１のリードフレーム９の第１の半導体素子１を搭載した面と接している。

Description

本発明は、半導体装置及びその製造方法に関する。
例えばインバーター制御機器においては、さらなる小型化、軽量化が求められており、その要望に応え、その内部に実装されるパワーモジュール等の半導体装置にも小型化及び軽量化が求められている。
パワーモジュールの小型化及び軽量化を進めるために、パワー素子を搭載した第１のリードフレームと、パワー素子を制御する制御素子を搭載した第２のリードフレームとを３次元的に配置することが検討されている（例えば、特許文献１を参照。）。３次元的に配置されたパワー素子と制御素子とを樹脂製の外装体内に封入することにより、半導体装置の小型化及び軽量化が期待される。
特開２００５−１５０５９５号公報
しかしながら、前記従来の半導体装置は、動作に対する信頼性が低下するおそれがあるという問題がある。パワー素子は大電流の高周波スイッチング動作を行うため、大きな電磁波ノイズが発生しやすい。電磁波ノイズは制御素子に影響を与え、誤動作を発生させるため、動作に対する信頼性を低下させてしまう。
今後、半導体装置の小型化がさらに進められると、パワー素子と制御素子との距離がますます小さくなり、電磁波ノイズによる制御素子の誤動作はより深刻な問題となる。
本発明は、動作に対する信頼性を向上した半導体装置を実現できるようにすることを目的とする。
具体的に例示の半導体装置は、第１の半導体素子と、第２の半導体素子と、第１のダイパッド部を有し、第１のダイパッド部に第１の半導体素子を搭載した第１のリードフレームと、第２のダイパッド部を有し、第２のダイパッド部に第２の半導体素子を搭載した第２のリードフレームと、第１のダイパッド部の第１の半導体素子と反対側の面に固定された放熱板と、第１の半導体素子及び第２の半導体素子を覆うように形成された外装体と、第１の端部が外装体の第１の面に露出し、第２の端部が第１のリードフレームの第１の半導体素子を搭載した面と接したノイズ遮蔽体とを備えている。
例示の半導体装置は、第１の端部が外装体の第１の面に露出し、第２の端部が第１のリードフレームの第１の半導体素子を搭載した面と接したノイズ遮蔽体を備えている。このため、一方の半導体素子において発生した電磁波ノイズが他方の半導体装置に到達しにくくなる。従って、電磁波ノイズによる半導体素子の誤動作が生じにくくなり、信頼性を向上させることができる。
例示の半導体装置において、ノイズ遮蔽体は複数であり、第１の半導体素子と第２の半導体素子との間を遮る柵状に形成されていてもよい。
例示の半導体装置において、ノイズ遮蔽体は第１のダイパッド部と接していてもよい。
例示の半導体装置において、第１のダイパッド部は凹部を有し、ノイズ遮蔽体は第２の端部が凹部に挿入されていてもよい。
例示の半導体装置において、第１のリードフレームは接地用アイランドを有し、ノイズ遮蔽体は接地用アイランドと電気的に接続されていてもよい。
例示の半導体装置において、接地用アイランドは凹部を有し、ノイズ遮蔽体は第２の端部が凹部に挿入されていてもよい。
例示の半導体装置は、第１のダイパッド部の上に固定された回路基板をさらに有し、第１の半導体素子は、回路基板に実装されていてもよい。
例示の半導体装置において、放熱板は第１のダイパッド部と固定された面と反対側の面が、外装体の第１の面と反対側の第２の面から露出していてもよい。
例示の半導体装置において、ノイズ遮蔽体は磁性材料を含んでいてもよい。
例示の半導体装置において、ノイズ遮蔽体は第１の面と並行な方向の断面の面積を、第１の端部側において第２の端部側よりも大きくすればよい。
例示の半導体装置において、ノイズ遮蔽体は第２のダイパッド部を囲むように設けられていてもよい。
例示の半導体装置は、外装体の第１の面に設けられた電磁波吸収プレートをさらに備えていてもよい。
例示の半導体装置において、第１の半導体素子はパワー半導体素子であり、第２の半導体素子は制御素子であってもよい。
例示の半導体装置の製造方法は、第１のダイパッド部の上に第１の半導体素子が搭載された第１のリードフレームと、第２のダイパッド部の上に第２の半導体素子が搭載された第２のリードフレームとを、下金型の所定の位置に載置する工程（ａ）と、工程（ａ）よりも後に、複数の金型挿入ピンを有する上金型を、金型挿入ピンが第１のリードフレームの第１の半導体素子を搭載した面と当接するように配置する工程（ｂ）と、上金型と下金型との間に樹脂を注入し、第１の半導体素子及び第２の半導体素子を覆い、金型挿入ピンに対応した複数の開口部を有する外装体を形成する工程（ｃ）と、開口部内にノイズ遮蔽体を形成する工程（ｄ）とを備え、第１のダイパッド部における第１の半導体素子と反対側の面には、放熱板が絶縁シートを介して固定されており、ノイズ遮蔽体は、第１の半導体素子と第２の半導体素子との間に形成されている。
例示の半導体装置の製造方法において、ノイズ遮蔽体は複数であり、第１の半導体素子と第２の半導体素子との間を遮る柵状に形成されていてもよい。
例示の半導体装置の製造方法は、工程（ｄ）よりも後に、外装体におけるノイズ遮蔽体が形成されている面に電磁波吸収プレートを固定する工程（ｅ）をさらに備えていてもよい。
例示の半導体装置の製造方法において、第１の半導体素子を回路基板に実装した後、回路基板を第１のダイパッド部に固定してもよい。
例示の半導体装置の製造方法において、第１の半導体素子はパワー半導体素子であり、第２の半導体素子は制御素子であってもよい。
本発明の半導体装置及び半導体装置の製造方法によれば、動作に対する信頼性を向上した半導体装置を実現できる。
第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す底面図である。 第１の実施形態に係る半導体装置の内部構造を示す平面図である。 図３のIV−IV線における断面図である。 第１の実施形態に係る半導体装置の内部構造の変形例を示す平面図である。 図５のVI−VI線における断面図である。 第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 第２の実施形態に係る半導体装置を示す平面図である。 第３の実施形態に係る半導体装置の内部構造を示す平面図である。 図１３のXIV−XIV線における断面図である。 第４の実施形態に係る半導体装置を示す断面である。 第４の実施形態に係る半導体装置の変形例を示す断面図である。
以下、本発明の実施形態について図面を参照して説明する。なお、本発明は、本開示に記載された基本的な特徴に基づく限り、以下に記載の内容に限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の外装体の第１の面側から見た平面構成を示している。図２は、本実施形態に係る半導体装置の外装体の第２の面側から見た平面構成を示している。図３は、本実施形態に係る半導体装置内部の平面構成を示している。図４は、図３のIV−IV線における断面構成を示している。
本実施形態の半導体装置は、図１〜図４に示すように第１のリードフレーム３と、パワー素子１と、放熱板２と、制御素子４と、第２のリードフレーム５と、外装体６と、ノイズ遮蔽体７とを有している。
図３及び図４に示すように、第１のリードフレーム３は、銅（Ｃｕ）等の導電性のよい材料からなり、第１のダイパッド部９と、複数のリードとを備えている。パワー素子１は、例えばろう材８により第１のリードフレーム３の第１のダイパッド部９の一方の面９ａ（以下、「上面」と記す）に固定されている。パワー素子１のボンディングパッド（図示せず）と第１のリードフレーム３の複数のリードとは、金属部材２１により相互に電気的に接続されている。なお、パワー素子１は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）又はパワーＭＯＳＦＥＴ（金属酸化膜型電界効果トランジスタ）等である。以下においては、パワー素子１がダイオードが内蔵された横型パワーＭＯＳＦＥＴである場合について説明する、また、金属部材２１は、アルミニウム（Ａｌ）ワイヤーであるとして説明するが、アルミニウムワイヤーに代えて金（Ａｕ）若しくは銅（Ｃｕ）等の金属ワイヤー、アルミニウム（Ａｌ）リボン又は銅（Ｃｕ）クリップ等を用いてもよい。アルミニウムリボン及び銅クリップは、アルミニウムワイヤーと比べて断面積が大きく配線抵抗値が小さくなるため、パワー損失を低減することができるという利点がある。
第１のリードフレーム３における第１のダイパッド部９の他方の面９ｂ（以下、「下面」と記す）には絶縁シート１０を介して放熱板２が固着されている。放熱板２は、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の熱伝導性のよい金属とすればよい。
絶縁シート１０は、熱伝導性の絶縁材料からなり、パワー素子１から発生する熱を効果的に放熱板２へ伝達する。絶縁シート１０は、例えば絶縁層を接着層により挟んだ３層構造とすればよい。
制御素子４は、パワー素子１を制御する素子で、駆動回路及び過電流防止回路等を内蔵している。制御素子４は、第２のリードフレーム５における第２のダイパッド部１１の一方の面１１ａ（以下、「上面」と記す）に、例えば銀（Ａｇ）ペーストにより固定されている。制御素子４のボンディングパッド（図示せず）の一部は、第２のリードフレーム５の複数のリードと金（Ａｕ）ワイヤー２２により電気的に接続されている。また、ボンディングパッドの一部は、パワー素子１のボンディングパッド（図示せず）と金ワイヤー２２により電気的に接続されており、制御素子４によりパワー素子１を制御することができる。
外装体６は、例えばエポキシ等の熱硬化型の樹脂からなり、パワー素子１、第１のダイパッド部９を含む第１のリードフレーム３の一部、制御素子４、第２のダイパッド部１１を含む第２のリードフレーム５の一部及び放熱板２の側面２ｃを覆っている。これにより第１のリードフレーム３と第２のリードフレーム５とを一体化すると共に、パワー素子１と制御素子４とを保護することができる。
放熱板２は、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の熱伝導性のよい材料からなり、放熱板２の一方の面２ｂ（以下、「下面」と記す）を外装体６の第２の面６ｂ（以下、「下面」と記す）から露出している。これにより、パワー素子１から生じる熱を外部に効率的に伝達することができる。放熱板２の側面２ｃは外装体６により覆われているため放熱板２と第１のリードフレーム３との接合をより強固にすることができる。
第１のリードフレーム３の端部と第２のリードフレーム５の端部とは、外装体６の側面から突出しており、半導体装置の実装端子としてインバーター制御機器等の回路に接続される。
ノイズ遮蔽体７は、下端が第１のリードフレーム３の第１のダイパッド部９に当接し、上端が外装体６の第１の面６ａ（以下、「上面」と記す）から露出するように、外装体６に埋め込まれている。ノイズ遮蔽体７は、下端部よりも上端部の方が水平方向の断面積が大きい形状に形成されている。例えば、下端から上端に向かって径が次第に大きくなる円錐台形状である。ノイズ遮蔽体７は、酸化クロム又は酸化ニッケル等の磁性を備えた金属酸化物粒子又はフェライト粉末等の磁性体粉末を樹脂中に混合した樹脂成形体とすればよい。
ノイズ遮蔽体７が、エポキシ樹脂等にニッケル（Ｎｉ）等の導電性金属又はカーボン粉末等を混合した樹脂成形体等の導電性を有する材料からなる場合には、第１のダイパッド部９に電気的に接続したパワー素子１の接地（ＧＮＤ）端子を介してインバーター制御機器のＧＮＤと電気的に接続される。
図３においてはノイズ遮蔽体７は、パワー素子１と制御素子４との間を遮る柵状に形成されている。図３においては、パワー素子１の一の面１ａ（以下、「上面」と記す）側から見た場合に、パワー素子１と制御素子４との間を横切るように１列に形成されている。しかし、第１のダイパッド部９の大きさによっては図５及び図６に示すように、制御素子４が搭載された第２のダイパッド部１１のリードが固定されている側を除く３方を囲むように設けてもよい。第２のダイパッド部１１の３方を囲むように複数のノイズ遮蔽体７を設けた場合にも、パワー素子１の上面１ａ側から見た場合に、少なくともパワー素子１と制御素子４との間を遮る柵状となるようにノイズ遮蔽体７を設ける。また、パワー素子１と制御素子４との間にノイズ遮蔽体７が複数列形成されていてもよい。
第１の実施形態においては、外装体６の上面６ａから第１のダイパッド部９の上面９ａに至るノイズ遮蔽体７が、パワー素子１の上面１ａ側から見た場合にパワー素子１と制御素子４との間を遮る柵状に、互いに間隔をおいて複数配置されている。このため、パワー素子１から発生する電磁波ノイズの一部はノイズ遮蔽体７に吸収される。また、ノイズ遮蔽体７が導電性の場合には、電磁波ノイズは、ノイズ遮蔽体７を介して第１のダイパッド部９側へ流れる。その結果、制御素子４に到達する電磁波ノイズ量を減少させて制御素子４の誤動作の発生を防止し、信頼性を高めることができる。
制御素子４に到達する電磁波ノイズ量を減少させるためには、柵の縦格子となるノイズ遮蔽体７の垂直方向の断面積が大きい方が好ましい。第１のダイパッド部９とノイズ遮蔽体７とが接続されている部分（下端）の面積は第１のダイパッド部９に搭載するパワー素子１の大きさによって制約を受けるため、ノイズ遮蔽体７が円柱状である場合には、ノイズ遮蔽体７の垂直方向の断面積を大きくすることが困難である。しかし、本実施形態においては、ノイズ遮蔽体７を、第１のダイパッド部９から外装体６の上面６ａに向かって径が広くなる円錐台形状としている。このため、円柱形状のノイズ遮蔽体７を設けた場合よりも、ノイズ遮蔽体７の鉛直方向の断面積を大きくすることができる。これによりパワー素子１から発生し、制御素子４に到達する電磁波ノイズの量を減少させることができるので制御素子４の誤動作の発生をより効果的に防止することができる。
さらに、ノイズ遮蔽体７は外装体６より熱伝導率が高いため、パワー素子１から発生する熱をノイズ遮蔽体７の外装体６の上面６ａ側からも効率よく放熱することができる。これによりパワー素子１から発生する熱が制御素子４に与える影響も小さくすることができる。
以下に、図７〜図１１を用いて本実施形態の半導体装置の製造方法について説明する。まず、図７に示すように、絶縁シート１０を仮接着した放熱板２を、絶縁シート１０と反対側の面を下側にして下金型１２のキャビティー内に載置する。次に、第１のリードフレーム３及び第２のリードフレーム５を、第１のリードフレーム３の第１のダイパッド部９の下面９ｂが絶縁シート１０と接するようにして下金型１２の所定の位置に載置する。
次に、図８に示すように、上金型１３を下降させ、第１のリードフレーム３及び第２のリードフレーム５を、上金型１３と下金型１２とによりクランプする。上金型１３は、第１のリードフレーム３の第１のダイパッド部９上に位置するように形成された複数の金型挿入ピン１４を有している。第１のリードフレーム３及び第２のリードフレーム５を上金型１３と下金型１２とによりクランプした際に、金型挿入ピン１４が、第１のリードフレーム３の第１のダイパッド部９を下方に押圧する。これにより、第１のリードフレーム３の第１のダイパッド部９の下面９ｂに貼り付けた放熱板２が下金型１２に押圧される。
複数の金型挿入ピン１４のうち、少なくとも一つの金型挿入ピン１４は、パワー素子１の上面１ａ側から見た場合に、パワー素子１と制御素子４との間に位置するように設けられている。複数の金型挿入ピン１４のうち、少なくともパワー素子１と制御素子４との間に設けられた金型挿入ピン１４は、第１のリードフレーム３の第１のダイパッド部９との接触面から上方に向かって次第に径が大きくなる円錐台形状を有している。なお、金型挿入ピン１４の形状は、角錐台形状としてもよい。
次に、図９に示すように、トランスファーモールド法により、エポキシ樹脂等の封止樹脂を、上金型１３と下金型１２との間に注入して、パワー素子１、制御素子４及び放熱板２の側面を覆う外装体６を形成する。放熱板２は、金型挿入ピン１４により下金型１２に押圧されているので、封止樹脂が放熱板２の下面２ｂ側に漏れ出すことはない。従って、封止後の放熱板２の下面２ｂ側は、封止樹脂に覆われず、放熱板２の下面２ｂ側への放熱が効果的に行われる。
また、第１のダイパッド部９の上面９ａが金型挿入ピン１４によって押圧されているので、金型挿入ピン１４の先端部は第１のダイパッド部９の上面９ａにわずかに突入した状態となっている。そのため、金型挿入ピン１４と第１のダイパッド部９との接触面には、封止樹脂が流入することはない。
封止工程において、下金型１２及び上金型１３から伝播する熱により、第１のリードフレーム３の第１のダイパッド部９と放熱板２との間に配置した絶縁シート１０の接着層（図示せず）が溶融、硬化しする。このため、絶縁シート１０と第１のリードフレーム３の第１のダイパッド部９の下面９ｂ及び放熱板２とを強固に接着することができる。
次に、図１０に示すように上金型１３を上昇させると、外装体６における金型挿入ピン１４の位置に開口部１５が形成される。開口部１５は、第１のリードフレーム３の第１のダイパッド部９から上方に向かって径が大きくなる、円錐台形状となる。開口部１５の底面は、封止樹脂が付着することなく、第１のリードフレーム３の第１のダイパッド部９が露出している。
次に、図１１に示すように、下金型１２から封止体１６を取り出す。この後、開口部１５の上方から、ニッケル（Ｎｉ）等の磁性を備えた金属粒子、エポキシ樹脂及び溶剤等を含む磁性体ペーストを、例えばスクリーン印刷などの印刷法又はディスペンス法によって開口部１５内に注入する。その後、磁性体ペーストを硬化することにより、開口部１５内にノイズ遮蔽体７が形成される。開口部１５の底面は、封止工程中に金型挿入ピン１４で押圧されているため、第１のダイパッド部９の上面９ａには凹部が形成される。このため、ノイズ遮蔽体７の先端部は、第１のダイパッド部９の上面９ａにわずかに突入した状態となり、ノイズ遮蔽体７の下面と第１のダイパッド部９の上面９ａとの機械的な結合状態が強化される。
また、ノイズ遮蔽体７が導電性の場合には、電気的な結合状態も強化され、パワー素子１から発生する電磁波ノイズを、ノイズ遮蔽体７を介して第１のダイパッド部９へ流し、電磁波ノイズを低減する効果が向上する。
なお、磁性体ペーストの粘度が高い場合には、開口部１５内のボイドの発生を防ぐために、塗布後、真空脱泡し、熱硬化を行ってもよいし、真空オーブン中で熱硬化を行ってもよい。これにより、均質なノイズ遮蔽体７を形成できる。
また、第１の実施形態として、２枚の個別のリードフレームを用いた例を説明したが、これに限らず、例えば第１のリードフレーム３と第２のリードフレーム５とを一体化したリードフレームを用いてもよい。これにより、生産性の向上と、位置合わせ精度を高めた半導体装置を実現できる。
以上のように、第１の実施形態においては、少なくともパワー素子１と制御素子４との間に、外装体６の上面６ａから第１のリードフレーム３の第１のダイパッド部９の上面９ａに延在するノイズ遮蔽体７を設けた。これにより、パワー素子１から発生する電磁波ノイズの一部がノイズ遮蔽体７に吸収される。また、ノイズ遮蔽体７が導電性の場合には、電磁波ノイズがノイズ遮蔽体７を介して第１のダイパッド部９側へ流れる。その結果、制御素子４に到達する電磁波ノイズ量を減少させ、制御素子４の誤動作の発生を防止し、信頼性を高めることができる。
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置の断面構成を示している。図１２に示すように、第２の実施形態の半導体装置は、第１の実施形態の半導体装置の構成に加えて、外装体６の放熱板２と反対側の面（上面６ａ）に電磁波吸収プレート１７が設けられている。なお、電磁波吸収プレート１７は、例えばＮｉ等の磁性材料によりメッキされた銅（Ｃｕ）プレート又は４２アロイ等のＮｉ−Ｆｅ合金からなる導電性金属プレート及びフェライト等の磁性材料からなる磁性体プレートとすればよい。
以下に、本実施形態の半導体装置の製造方法を説明する。第１の実施形態と同様の方法によりノイズ遮蔽体７を有する半導体装置を形成した後、外装体６の上面６ａに、エポキシ樹脂等の接着剤１８を塗布し、電磁波吸収プレート１７を載置する。その状態で、接着剤１８を熱硬化することにより、電磁波吸収プレート１７を有する半導体装置が形成される。なお、接着剤１８の代わりに絶縁シートを外装体６の上面６ａに貼り付け、電磁波吸収プレート１７を載置した後、熱硬化を行ってもよい。
ノイズ遮蔽体７は、ニッケル等の磁性を備えた金属粒子、エポキシ樹脂及び溶剤等を含む磁性体ペーストを熱硬化して形成している。このため、磁性体ペーストの硬化収縮により、ノイズ遮蔽体７の上面は外装体６の上面６ａから窪んだ状態となる。従って、図１１に示すように、外装体６の上面６ａにおいて電磁波吸収プレート１７がノイズ遮蔽体７の上面により持ち上げられることがない。その結果、外装体６の上面６ａと、電磁波吸収プレート１７との平面状態を保って、接着強度を低下させずに確実に形成できる。
第２の実施形態によれば、新たに設けた電磁波吸収プレート１７により、パワー素子１から放射される電磁波ノイズだけではなく、半導体装置の上部から入射する外部からの電磁波ノイズを遮断できる。これにより、さらに動作の信頼性を高めた半導体装置を実現できる。
（第３の実施形態）
図１３及び図１４はそれぞれ、第３の実施形態に係る半導体装置内部の平面構成及び断面構成を示している。図１３及び図１４に示すように、第３の実施形態の半導体装置は、第１の実施形態の半導体装置と同様の構成を有しているが、ノイズ遮蔽体７がＧＮＤ用アイランド１９の上に形成されているという点で異なる。ＧＮＤ用アイランド１９は、第１のリードフレーム３の第１のダイパッド部９とは電気的に分離した、例えば矩形形状に形成されており、絶縁シート１０を介して放熱板２の上面に設けられている。
縦型パワーＭＯＳＦＥＴは、チップ裏面をドレイン電極として用いるため、パワー素子１から第１のダイパッド部９を介して半導体装置のドレイン端子へ大電流が流れる。このため、導電性のノイズ遮蔽体７を半導体装置に組み込む場合、直接ノイズ遮蔽体７を第１のダイパッド部９に接合することができない。しかし、本実施形態の構成とすることにより、パワー素子１を縦型パワーＭＯＳＦＥＴとすることが可能となる。
パワー素子１の上面１ａ側から見た場合に、少なくともパワー素子１と制御素子４との間の位置に、外装体６の上面からＧＮＤ用アイランド１９に対して鉛直方向に延在するノイズ遮蔽体７を設ける。ノイズ遮蔽体７の下端をＧＮＤ用アイランド１９と機械的及び電気的に接続できる。
本実施形態の半導体装置によれば、チップ裏面がドレイン電極であるパワー素子を用いることができる。これにより、汎用性が高い半導体装置を実現できる。
また、本実施形態の半導体装置によれば、パワー素子１から放射される電磁波ノイズの一部がノイズ遮蔽体７を介してＧＮＤ用アイランド１９側へ流れる。その結果、制御素子４に到達する電磁波ノイズ量を減少させて、制御素子４の誤動作の発生を防止し、信頼性を高めることができる。
なお、本実施形態においても外装体６の上面６ａの上に電磁波吸収プレート１７を設けてもよい。
（第４の実施形態）
図１５は、第４の実施形態に係る半導体装置の断面構成を示している。図１５に示すように第４の実施形態の半導体装置は、第１の実施形態の半導体装置とほぼ同様の構成を有しているが、回路基板３１を有している点で異なっている。回路基板３１は、第１のリードフレーム３に含まれる第１のダイパッド部９の上面９ａに搭載されている。回路基板３１の一方の面３１ａ（以下、「上面」と記す）に形成された回路パターン３２の上に、１つ以上のパワー素子１が搭載されている。外装体６の上面６ａから回路パターン３２に向かって、パワー素子１の上面１ａに対して鉛直方向に延在するノイズ遮蔽体７が設けられている。
このような構成とすることにより、パワー素子１と制御素子４との間の電気的接続を回路パターン３２を介して行うことができる。また、パワー素子１が、例えばＩＧＢＴとダイオードといった複数の素子から構成されている場合に、複数の素子間の電気的接続を回路パターン３２を介して行うことができる。その結果、設計の自由度が高く、汎用性に優れた半導体装置を実現できる。
パワー素子１の上面１ａに対して平行方向における少なくともパワー素子１と制御素子４との間に、外装体６の上面６ａから回路基板３１の回路パターン３２の上面に対して鉛直方向に延在するノイズ遮蔽体７を設ける。これにより、ノイズ遮蔽体７の下端を、回路パターン３２のＧＮＤ部又は回路基板３１に形成した貫通ビアホール（図示せず）を介して第１のリードフレーム３と電気的に接続できる。
第４の実施形態によれば、回路基板３１を有しているため、パワー素子１と制御素子４との接続が容易である。さらに、複数の素子等により構成されているパワー素子であっても実装することができる。従って、設計の自由度が高く、汎用性に優れた半導体装置を容易に実現できる。
本実施形態の半導体装置によれば、ノイズ遮蔽体７が導電性の場合でも、パワー素子１から発生する電磁波ノイズの一部がノイズ遮蔽体７を介して回路基板３１のＧＮＤ部側、又は第１のリードフレーム３の第１のダイパッド部９側へ流れる。その結果、制御素子４に到達する電磁波ノイズ量を減少させて、制御素子４の誤動作の発生を防止し、信頼性を高めることができる。
なお、図１６に示すように、本実施形態においても外装体６の上面６ａの上に電磁波吸収プレート１７を設けてもよい。
各実施形態において、第１のリードフレームにパワー素子が搭載され、第２のリードフレームに制御素子が搭載されている例を示した。しかし、パワー素子と制御素子との組み合わせに限らず、複数の半導体素子を１つの外装体の中に封入する半導体装置であれば同様の効果が得られる。ノイズ遮蔽体７が複数形成されている例を示したが、１つであってもよい。
本発明は、動作に対する信頼性を向上でき、特に絶縁ゲートバイポーラ半導体モジュール及びインテリジェントパワーモジュール等の半導体装置として有用である。
１ パワー素子
１ａ 上面
２ 放熱板
２ｂ 下面
２ｃ 側面
３ 第１のリードフレーム
４ 制御素子
５ 第２のリードフレーム
６ 外装体
６ａ 第１の面
６ｂ 第２の面
７ ノイズ遮蔽体
８ ろう材
９ 第１のダイパッド部
９ａ 上面
９ｂ 下面
１０ 絶縁シート
１１ 第２のダイパッド部
１１ａ 上面
１２ 下金型
１３ 上金型
１４ 金型挿入ピン
１５ 開口部
１６ 封止体
１７ 電磁波吸収プレート
１８ 接着剤
１９ ＧＮＤ用アイランド
２１ 金属部材
２２ 金ワイヤー
３１ 回路基板
３１ａ 上面
３２ 回路パターン

Claims (18)

  1. 第１の半導体素子と、
    第２の半導体素子と、
    第１のダイパッド部を有し、前記第１のダイパッド部に前記第１の半導体素子を搭載した第１のリードフレームと、
    第２のダイパッド部を有し、前記第２のダイパッド部に前記第２の半導体素子を搭載した第２のリードフレームと、
    前記第１のダイパッド部の前記第１の半導体素子と反対側の面に固定された放熱板と、
    前記第１の半導体素子及び前記第２の半導体素子を覆うように形成された外装体と、
    第１の端部が前記外装体の第１の面に露出し、第２の端部が前記第１のリードフレームの前記第１の半導体素子を搭載した面と接したノイズ遮蔽体とを備えている半導体装置。
  2. 前記ノイズ遮蔽体は、複数であり、前記第１の半導体素子と前記第２の半導体素子との間を遮る柵状に形成されている請求項１に記載の半導体装置。
  3. 前記ノイズ遮蔽体は、前記第１のダイパッド部と接している請求項１に記載の半導体装置。
  4. 前記第１のダイパッド部は、凹部を有し、
    前記ノイズ遮蔽体は、前記第２の端部が前記凹部に挿入されている請求項３に記載の半導体装置。
  5. 前記第１のリードフレームは、接地用アイランドを有し、
    前記ノイズ遮蔽体は、前記接地用アイランドと電気的に接続されている請求項１に記載の半導体装置。
  6. 前記接地用アイランドは、凹部を有し、
    前記ノイズ遮蔽体は、前記第２の端部が前記凹部に挿入されている請求項５に記載の半導体装置。
  7. 前記第１のダイパッド部の上に固定された回路基板をさらに有し、
    前記第１の半導体素子は、前記回路基板に実装されている請求項１に記載の半導体装置。
  8. 前記放熱板は、前記第１のダイパッド部と固定された面と反対側の面が、前記外装体の前記第１の面と反対側の第２の面から露出している請求項１に記載の半導体装置。
  9. 前記ノイズ遮蔽体は、磁性材料を含む請求項１に記載の半導体装置。
  10. 前記ノイズ遮蔽体は、前記第１の面と並行な方向の断面の面積が、前記第１の端部側において前記第２の端部側よりも大きい請求項１に記載の半導体装置。
  11. 前記ノイズ遮蔽体は、複数であり、前記第２のダイパッド部を囲むように設けられている請求項１に記載の半導体装置。
  12. 前記外装体の第１の面に設けられた電磁波吸収プレートをさらに備えている請求項１に記載の半導体装置。
  13. 前記第１の半導体素子は、パワー半導体素子であり、
    前記第２の半導体素子は、制御素子である請求項１に記載の半導体装置。
  14. 第１のダイパッド部の上に第１の半導体素子が搭載された第１のリードフレームと、第２のダイパッド部の上に第２の半導体素子が搭載された第２のリードフレームとを、下金型の所定の位置に載置する工程（ａ）と、
    前記工程（ａ）よりも後に、金型挿入ピンを有する上金型を、前記金型挿入ピンが前記第１のリードフレームの前記第１の半導体素子を搭載した面と当接するように配置する工程（ｂ）と、
    前記上金型と前記下金型との間に樹脂を注入し、前記第１の半導体素子及び前記第２の半導体素子を覆い、前記金型挿入ピンに対応した開口部を有する外装体を形成する工程（ｃ）と、
    前記開口部内にノイズ遮蔽体を形成する工程（ｄ）とを備え、
    前記第１のダイパッド部における前記第１の半導体素子と反対側の面には、放熱板が絶縁シートを介して固定されており、
    前記ノイズ遮蔽体は、前記第１の半導体素子と前記第２の半導体素子との間に形成されている半導体装置の製造方法。
  15. 前記ノイズ遮蔽体は、複数であり、前記第１の半導体素子と前記第２の半導体素子との間を遮る柵状に形成されている請求項１４に記載の半導体装置の製造方法。
  16. 前記工程（ｄ）よりも後に、前記外装体における前記ノイズ遮蔽体が形成されている面に電磁波吸収プレートを固定する工程（ｅ）をさらに備えている請求項１４に記載の半導体装置の製造方法。
  17. 前記第１の半導体素子を回路基板に実装した後、前記回路基板を前記第１のダイパッド部に固定する請求項１４に記載の半導体装置の製造方法。
  18. 前記第１の半導体素子は、パワー半導体素子であり、
    前記第２の半導体素子は、制御素子である請求項１４に記載の半導体装置の製造方法。
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