JPS6387740A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係わり、特に素子間の絶縁分離と
して絶縁物を含む溝を有する半導体装置に関する。

〔従来の技術〕

従来、素子間の絶縁分離は選択酸化法によって形成され
た厚い酸化膜によって行なわれていたが、この方法では
、選択酸化の際の酸化膜の素子領域への喰い込みによっ
て絶縁分離領域が広くなり半導体装置の高集積化の妨げ
になっていた。このなめシリコン基板に溝を形成し、そ
の溝内に絶縁材料や多結晶シリコンを埋設する方法が、
近年用いられるようになった。特にバイポーラ型半導体
装置では、厚いエピタキシャル層とサブコレクタ層とを
分離しなければならないので、涌分離法の採用が急務で
ある。

しかしながらバイポーラ型素子を分離する場合は、溝の
底部には高濃度のサブコレクタ層が近接する為、溝の底
部には、比較的高濃度のチャンネル・ストッパー層を形
成する必要があった。以下図面を用いて説明する。

第４図（ａ＞（ｂ）は、従来の湧分ｇ！構造を用いた半
導体装置の製造方法を説明するための工程順に示した半
導体チップ断面図である。

まず、第４図（ａ＞に示す様にｐ型シリコン基板１上に
選択的にｎ′型ササ１３１２２層３形成し、更にｎ型エ
ピタキシャル層４を形成する６次に、全面にシリコン酸
化膜１０．シリコン窒化膜３゜を形成し、フォトレジス
ト１２をマスクにシリコン酸化膜１０．シリコン窒化膜
３０及びｐ型シリコン基板１のエツチングを行い溝１５
を設け、イオン注入法によってチャンネル・ストッパー
層７Ａを形成する。

次に第４図（ｂ）に示すように、満１５の表面にシリコ
ン酸化膜８を形成したのち、多結晶シリコン９を埋設し
更に多結晶シリコン表面に酸化膜１０を形成したのち、
素子形成領域にベース層５゜エミッタ層６．Ａｅ電極１
１を形成しバイポーラ型半導体装置を完成させていた。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の半導体装置の構造では、
イオン注入で形成したチャンネル・ストッパー層７Ａは
、溝１５の底部だけでなく、満１５の側壁下部にも形成
され、高濃度のサブコレクタ層３とチャンネル・ストッ
パー層７Ａ間の接合容量が増加し、素子の特性が劣化し
たり１．イオン注入のダメージに起因した結晶欠陥が発
生し半導体装置の製造歩留を低下させるという欠点があ
る。

本発明の目的は、特性の劣化が少く、製造歩留りの向上
した半導体装置を提供することにある。

〔問題点を解決するための手段〕

本発明の半導体装置は、一導電型半導体基板上の少くと
も一部に形成された一導電型高濃度層と、一導電型高濃
度層を含む全面に形成された一導電型エビタキシャル層
と、一導電型エピタキシャル層内に形成された逆導電型
高濃度層と、逆導電型高濃度層を含む全面に形成された
逆導電型エピタキシャル層と、逆導電型エピタキシャル
層表面より前記一導電型高濃度層の内部に達し表面に絶
縁　・膜が形成された溝と、溝中に埋込まれた多結晶シ
リコン又は絶縁物とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例の断面図である。

第１図において、ｐ型シリコン基板１の一部には、チャ
ンネル・ストッパーを形成するｐ壁高濃度層７が形成さ
れている。そしてその上面にはｐ型エピタキシャル層２
が形成されており、このｐ型エピタキシャル層２内には
ｎ型サブコレクタ層３が形成されている。そしてこのｐ
型エピタキシャル層２上にはｎ型エピタキシャル層４が
形成されている。

更にｎ型エピタキシャル層４表面からｐ壁高濃度層７に
達し表面にシリコン酸化ＪＩｉ８が形成された素子分離
用の満１５が形成されており、この満１５中には多結晶
シリコン９が埋込まれている。

尚、素子形成領域のｎ型エピタキシャル層４内にはベー
ス層５．エミツタ層６及びＡｆ電極１１からなるバイポ
ーラトランジスタが形成されている。

このように構成された第１の実施例においては、満１５
の底部はｐ壁高濃度層７内に含まれるため、溝底部の界
面におけるチャンネルの形成を防ぐことができる。又ｐ
壁高濃度層７とｎ型サブコレクタ層３間には低濃度のｐ
型エピタキシャル層１２が介在する為に、イオン注入に
よって形成された従来構造でのチャンネル・ストッパー
層であるｐ壁高濃度層７とｎ型サブコレクタ層３との容
量増大もなく、更にｐ壁高濃度層７は、熱拡散で形成さ
れる為に、結晶欠陥の発生等の問題も生じない。

第２図は本発明の第２の実施例の断面図であり、第１図
の第１の実施例と異なる所は、ｐ壁高濃度層７がｐ型シ
リコン基板１の全面に形成されていることである。

次に、第１図に示した第１の実施例の製造方法の一例を
第３図（ａ）〜（ｄ）を用いて説明する。

まず第３図（ａ＞に示すようにｐ型シリコン基板１上に
選択的に形成したシリコン酸化膜２０をマスクにｐ壁高
濃度層７を形成する。

次に第３図（ｂ）に示すように全面に、ｐ型エピタキシ
ャル層２を成長させた後、ｎ型不純物を導入し高濃度の
ｎ型エピタキシャル層３を選択的に形成する。

次に第３図（ｃ）に示すように、全面にｎ型エピタキシ
ャル層４を成長させる。

次に第３図（ｄ）に示すように、選択的にｎ型エピタキ
シャルＭ４．ｎ型エピタキシャル層２をエツチングし、
ｐ工高濃度層７内に道連する満１５を形成する。その後
満１５の壁を酸化してシリコン酸化膜８を形成したのち
、多結晶シリコンを７ｉ４１５内に埋設後多結晶シリコ
ン表面を酸化する。

多結晶シリコンの代りにＳ　ｉ　０２等の絶縁物を埋設
してもよい。

以下通常の方法でベース層５．エミツタ層６゜Ａｆ配線
を形成する事によって第１図に示した第１の実施例が完
成する。

尚、第２図に示した第２の実施例は、第３図（ａ）にお
いて、ｐ型シリコン基板１の全面にｐ壁高濃度層７を形
成すればよく、この場合第１の実施例に比ベシリコン酸
化膜２０の形成とそのパターニング工程が不要となる利
点がある。

〔発明の効果〕

以上説明したように本発明は、素子分離用の清の底部に
チャンネル・ス）・ツバ−となる一導電型高濃度層が形
成され、又、この高濃度層とサブコレクタ層である逆導
電型高濃度層との間には一導電型のエピタキシャル層が
あるので、従来構造の半導体装置におけるチャンネル・
ストッパー層とサブコレクタ層との接触による容量増加
もなく、チャンネル・ストッパー形成の際の欠陥発生も
ない、従って、半導体装置の特性劣化が少なく、製造歩
留りが向上するという効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の第１及び第２の実施例の断
面図、第３図（ａ）〜（ｄ）は本発明の第１の実施例の
製造方法を説明する為の工程順に示した半導体チップの
断面図、第４図（ａ）（ｂ）は従来の半導体装置の製造
方法を説明するための□半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・ｐ型エピタキシャ
ル層、３・・・ｎ型サブコレクタ層、４・・・ｎ型エピ
タキシャル層、５・・・ベース層、６・・・エミツタ層
、７・・・ｐ型窩濃度層、７Ａ・・・チャンネル・スト
ッパー層、８，１０．２０．２０Ａ・・・シリコン酸化
膜、９・・・多結晶シリコン、１１・・・ＡＦ主電極１
２・・・フオトレジス１−１３０・・・シリコン窒化膜
。

Claims (1)

【特許請求の範囲】
1. 　一導電型半導体基板上の少くとも一部に形成された一
   導電型高濃度層と、該一導電型高濃度層を含む全面に形
   成された一導電型エピタキシャル層と、該一導電型エピ
   タキシャル層内に形成された逆導電型高濃度層と、該逆
   導電型高濃度層を含む全面に形成された逆導電型エピタ
   キシャル層と、該逆導電型エピタキシャル層表面より前
   記一導電型高濃度層の内部に達し表面に絶縁膜が形成さ
   れた溝と、該溝中に埋込まれた多結晶シリコン又は絶縁
   物とを含むことを特徴とする半導体装置。