JPS636956B2 - - Google Patents
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- Publication number
- JPS636956B2 JPS636956B2 JP54168572A JP16857279A JPS636956B2 JP S636956 B2 JPS636956 B2 JP S636956B2 JP 54168572 A JP54168572 A JP 54168572A JP 16857279 A JP16857279 A JP 16857279A JP S636956 B2 JPS636956 B2 JP S636956B2
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- JP
- Japan
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- current
- input
- transistors
- capacitor
- transistor
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- Expired
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- 239000003990 capacitor Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000004886 process control Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、ホールド用のコンデンサと組合わせ
て用いられる増幅器に関する。
て用いられる増幅器に関する。
たとえばサンプルホールド回路や比較回路とし
て電圧ホールド用コンデンサと能動素子を含む回
路とを組合わせたものがあり、この場合能動素子
等は集積回路化するのが近年の通例である。この
場合、コンデンサによるホールド電圧が入力電流
による影響を受けて変動することがある。そこ
で、この対策としていくつかの手段による解決が
図られている。その１として入力段の構成をダー
リントン接続にして入力電流を小さくするものが
ある。
て電圧ホールド用コンデンサと能動素子を含む回
路とを組合わせたものがあり、この場合能動素子
等は集積回路化するのが近年の通例である。この
場合、コンデンサによるホールド電圧が入力電流
による影響を受けて変動することがある。そこ
で、この対策としていくつかの手段による解決が
図られている。その１として入力段の構成をダー
リントン接続にして入力電流を小さくするものが
ある。
しかし、この場合は１段構成に比べて入力電圧
範囲が狭くなつたり、入力差動段のオフセツト電
圧が大きくなり易いため、これを抑えるべく複雑
なプロセスコントロールを必要とする。
範囲が狭くなつたり、入力差動段のオフセツト電
圧が大きくなり易いため、これを抑えるべく複雑
なプロセスコントロールを必要とする。
また、その２としては、本質的に入力電流を必
要としないMOSトランジスタにより入力段を構
成するとかジヤンクシヨンFETを用いる等の手
段がある。
要としないMOSトランジスタにより入力段を構
成するとかジヤンクシヨンFETを用いる等の手
段がある。
しかし、MOSトランジスタを入力段に使用し
た場合、バイポーラトランジスタに比べMOSト
ランジスタ同士の特性の整合性が悪いため入力差
動段のオフセツト電圧が大きく、これを下げるた
めにプロセスコントロールや集積回路パターン化
時の形状、配置等への配慮が必要となつてかなり
の難しさがある。そして多くの場合、バイポーラ
素子の回路中にMOSトランジスタを組込んだ集
積回路とするためプロセスが複雑になるという欠
点もある。
た場合、バイポーラトランジスタに比べMOSト
ランジスタ同士の特性の整合性が悪いため入力差
動段のオフセツト電圧が大きく、これを下げるた
めにプロセスコントロールや集積回路パターン化
時の形状、配置等への配慮が必要となつてかなり
の難しさがある。そして多くの場合、バイポーラ
素子の回路中にMOSトランジスタを組込んだ集
積回路とするためプロセスが複雑になるという欠
点もある。
また、ジヤンクシヨンFETで入力段を構成す
る場合は、プロセス的には従来のバイポーラ素子
と同時に形成し得るがMOSトランジスタと同様
に特性の整合性を得るためのプロセスコントロー
ルは難しい。
る場合は、プロセス的には従来のバイポーラ素子
と同時に形成し得るがMOSトランジスタと同様
に特性の整合性を得るためのプロセスコントロー
ルは難しい。
本発明の目的は、上記のような複雑なプロセス
とかプロセスコントロールをすることなく、通常
のバイポーラ集積回路によつて得られる素子特性
のトランジスタ、ダイオード等を使用して入力電
圧範囲が広く、しかも入力電流によつてコンデン
サホールド電圧が影響されることのない、ホール
ド用コンデンサと組合わせて用いられる増幅器を
提供することにある。
とかプロセスコントロールをすることなく、通常
のバイポーラ集積回路によつて得られる素子特性
のトランジスタ、ダイオード等を使用して入力電
圧範囲が広く、しかも入力電流によつてコンデン
サホールド電圧が影響されることのない、ホール
ド用コンデンサと組合わせて用いられる増幅器を
提供することにある。
以下添付図面を参照して本発明の実施例を説明
する。
する。
第１図はサンプルホールド回路に適用した本発
明の一実施例を示したものである。サンプルホー
ルド回路は、周知のようにアナログ入力電圧を任
意時間だけ取込んで保持するもので、図における
入力端子にアナログ入力電圧が与えられており、
アナログスイツチSWが閉じている間にホールド
用コンデンサCHにサンプル電圧が与えられ、次
いでアナログスイツチSWが開くとコンデンサCH
はサンプル電圧を保持する。コンデンサCHは演
算増幅器OPと組合わされており、コンデンサCH
の保持電圧は演算増幅器OPの出力端子に取出さ
れる。
明の一実施例を示したものである。サンプルホー
ルド回路は、周知のようにアナログ入力電圧を任
意時間だけ取込んで保持するもので、図における
入力端子にアナログ入力電圧が与えられており、
アナログスイツチSWが閉じている間にホールド
用コンデンサCHにサンプル電圧が与えられ、次
いでアナログスイツチSWが開くとコンデンサCH
はサンプル電圧を保持する。コンデンサCHは演
算増幅器OPと組合わされており、コンデンサCH
の保持電圧は演算増幅器OPの出力端子に取出さ
れる。
この演算増幅器OPは集積回路として構成され
ており、入力段に設けられ差動増幅器として構成
されたPNPトランジスタQ2，Q3は極めて整合性
よく構成されている。したがつてこれらトランジ
スタQ2，Q3の電流源であるトランジスタQ1から
の電流はトランジスタQ2とQ3に略々等しく分流
される。仮に電流源トランジスタQ1からの電流
をＩとすればトランジスタQ2，Q3に流れ込む電
流はそれぞれＩ／２となる。これによりトランジ
スタQ2，Q3のベース電流は、これらトランジス
タのエミツタ接地電流増幅率をhFEとすれば、
Ｉ／2hFEとなる。このベース電流は−入力端子側
は帰還ループを介して出力側に流入するが＋入力
側はホールド用コンデンサCr1に流れ込んで保持
電圧値を変化させる。
ており、入力段に設けられ差動増幅器として構成
されたPNPトランジスタQ2，Q3は極めて整合性
よく構成されている。したがつてこれらトランジ
スタQ2，Q3の電流源であるトランジスタQ1から
の電流はトランジスタQ2とQ3に略々等しく分流
される。仮に電流源トランジスタQ1からの電流
をＩとすればトランジスタQ2，Q3に流れ込む電
流はそれぞれＩ／２となる。これによりトランジ
スタQ2，Q3のベース電流は、これらトランジス
タのエミツタ接地電流増幅率をhFEとすれば、
Ｉ／2hFEとなる。このベース電流は−入力端子側
は帰還ループを介して出力側に流入するが＋入力
側はホールド用コンデンサCr1に流れ込んで保持
電圧値を変化させる。
この入力電流によるホード電圧の変動を防止す
るために破線で囲んだ入力電流補償回路を設け
る。この回路はトランジスタQ7〜Q12により構成
されており、Q7はエミツタ面積をQ1のそれに対
し正確に1/2にしたもので、ベースのバイアスが
共通化されているためQ1電流値の1/2の電流源と
なる。またQ8は、入力段のQ2，Q3と同一特性を
得るように形状をQ2，Q3と同一にし集積回路パ
ターン上でも隣接位置に配置する。そして、トラ
ンジスタQ8は電流源Q7の電流がエミツタに与え
られるから、トランジスタQ8のベース電流は
Ｉ／2hFE′となり、hFE′は整合性の故にQ2，Q3の
hFEと略々同じであるから、Ｉ／2hFEとみてよく、
Q3のベース電流と同じ値になる。この電流Ｉ／
2hFEをトランジスタQ10，Q11，Q12のカレントミ
ラー回路を介して＋入力端子すなわちQ3のベー
ス端子に接続すれば、Q11には上記と同じ電流
Ｉ／2hFEが流れ、Q3のベース電流をほぼ打消し得
る。即ち、Q8のベース電流Ｉ／2hFEはそのほとん
どがQ10に流れる。Q10にほぼＩ／2hFEを流すため
のQ10のベース電位は、Q12によつて設定される。
Q10のベース電位はQ11のベース電位と共通であ
るため、Q11にもQ10に流れるのと等しい電流
Ｉ／2hFEが流れる。この電流Ｉ／2hFEはQ3のベー
ス電流Ｉ／2hFEと等しいため、Q3のベース電流を
打消すことができる。なお、Q8のベース電流の
うちQ12のベースからエミツタへ流れ込む電流
は、Q10に流れる電流を、Q10のhFEとQ12のhFEと
を掛け合わせたもので割つた値にほぼ等しいこと
から、ほとんど無視することができる。集積回路
プロセスで得られる通常のPNPトランジスタの
hFEは低いもの（100以下等）であるため、ベース
電流はかなり大きなものであり、これに起因する
誤差は大きいものであるが、本発明による補償は
これに対する有効な対策となる。なお、この回路
におけるトランジスタQ4，Q5およびQ6はトラン
ジスタQ2，Q3と協働するものである。
るために破線で囲んだ入力電流補償回路を設け
る。この回路はトランジスタQ7〜Q12により構成
されており、Q7はエミツタ面積をQ1のそれに対
し正確に1/2にしたもので、ベースのバイアスが
共通化されているためQ1電流値の1/2の電流源と
なる。またQ8は、入力段のQ2，Q3と同一特性を
得るように形状をQ2，Q3と同一にし集積回路パ
ターン上でも隣接位置に配置する。そして、トラ
ンジスタQ8は電流源Q7の電流がエミツタに与え
られるから、トランジスタQ8のベース電流は
Ｉ／2hFE′となり、hFE′は整合性の故にQ2，Q3の
hFEと略々同じであるから、Ｉ／2hFEとみてよく、
Q3のベース電流と同じ値になる。この電流Ｉ／
2hFEをトランジスタQ10，Q11，Q12のカレントミ
ラー回路を介して＋入力端子すなわちQ3のベー
ス端子に接続すれば、Q11には上記と同じ電流
Ｉ／2hFEが流れ、Q3のベース電流をほぼ打消し得
る。即ち、Q8のベース電流Ｉ／2hFEはそのほとん
どがQ10に流れる。Q10にほぼＩ／2hFEを流すため
のQ10のベース電位は、Q12によつて設定される。
Q10のベース電位はQ11のベース電位と共通であ
るため、Q11にもQ10に流れるのと等しい電流
Ｉ／2hFEが流れる。この電流Ｉ／2hFEはQ3のベー
ス電流Ｉ／2hFEと等しいため、Q3のベース電流を
打消すことができる。なお、Q8のベース電流の
うちQ12のベースからエミツタへ流れ込む電流
は、Q10に流れる電流を、Q10のhFEとQ12のhFEと
を掛け合わせたもので割つた値にほぼ等しいこと
から、ほとんど無視することができる。集積回路
プロセスで得られる通常のPNPトランジスタの
hFEは低いもの（100以下等）であるため、ベース
電流はかなり大きなものであり、これに起因する
誤差は大きいものであるが、本発明による補償は
これに対する有効な対策となる。なお、この回路
におけるトランジスタQ4，Q5およびQ6はトラン
ジスタQ2，Q3と協働するものである。
第２図は比較回路に適用した本発明の他の実施
例を示したもので、入力電流補償のための構成お
よびその動作は第１図の場合と同様である。ただ
し、この実施例は比較器として構成されているた
め特有の構成が採られている。すなわち、−入力
端子側が＋入力端子側より低い場合、電流源であ
るQ13からの電流はその殆んどがQ14側に流れる
から入力電流補償を行つてはならない。そこで出
力端子に出力が現れたときにオンとなるトランジ
スタQ25を設けてトランジスタQ22，Q23，Q24か
らなるカレントミラー回路の入力を０にするよう
にしている。なお、この回路においてトランジス
タQ19，Q20，Q21はそれぞれ第１図のQ7，Q8，Q9
に対応する。
例を示したもので、入力電流補償のための構成お
よびその動作は第１図の場合と同様である。ただ
し、この実施例は比較器として構成されているた
め特有の構成が採られている。すなわち、−入力
端子側が＋入力端子側より低い場合、電流源であ
るQ13からの電流はその殆んどがQ14側に流れる
から入力電流補償を行つてはならない。そこで出
力端子に出力が現れたときにオンとなるトランジ
スタQ25を設けてトランジスタQ22，Q23，Q24か
らなるカレントミラー回路の入力を０にするよう
にしている。なお、この回路においてトランジス
タQ19，Q20，Q21はそれぞれ第１図のQ7，Q8，Q9
に対応する。
第３図は第１図、第２図の回路におけるPNP
トランジスタをNPNトランジスタに置換えて構
成した実施例に示したもので、構成、動作ともに
基本的に同一である。
トランジスタをNPNトランジスタに置換えて構
成した実施例に示したもので、構成、動作ともに
基本的に同一である。
本発明は上述のように、増幅器とホールド用コ
ンデンサとの組合わせ回路においてこのコンデン
サに流入または流出する入力電流分と等しい電流
を流すように他の電流経路を設けコンデンサの保
持電圧が入力電流の影響で変動することを防止す
るようにしたため、バイポーラ集積回路技術を用
いるのみでプロセスやプロセスコントロールを複
雑化することがなく、しかもダーリントン接続に
おけるように入力電圧範囲を狭くすることもない
増幅器とホールド用コンデンサとの組合わせ回路
を提供することができる。
ンデンサとの組合わせ回路においてこのコンデン
サに流入または流出する入力電流分と等しい電流
を流すように他の電流経路を設けコンデンサの保
持電圧が入力電流の影響で変動することを防止す
るようにしたため、バイポーラ集積回路技術を用
いるのみでプロセスやプロセスコントロールを複
雑化することがなく、しかもダーリントン接続に
おけるように入力電圧範囲を狭くすることもない
増幅器とホールド用コンデンサとの組合わせ回路
を提供することができる。
第１図はサンプルホールド回路に適用した本発
明の一実施例を示す回路図、第２図は比較回路に
適用した本発明の他の実施例の回路図、第３図は
NPNトランジスタを用いた回路例を示す図であ
る。 Ｑ……トランジスタ、CH……ホールド用コン
デンサ。
明の一実施例を示す回路図、第２図は比較回路に
適用した本発明の他の実施例の回路図、第３図は
NPNトランジスタを用いた回路例を示す図であ
る。 Ｑ……トランジスタ、CH……ホールド用コン
デンサ。
Claims (1)
- １ バイポーラトランジスタにより構成された差
動回路における一対の入力段トランジスタの一方
の入力端にホールド用コンデンサが接続される集
積回路化した増幅器において、前記入力段トラン
ジスタと同形状、同一電導形を有し、前記入力段
トランジスタの電流源から前記入力段トランジス
タに流れる電流と所定の関係量の電流が与えられ
る補償用トランジスタと；この補償用トランジス
タを介して与えられる電流を入力電流として、前
記コンデンサに、前記コンデンサから前記一方の
入力段トランジスタの入力端に流れ込もうとする
電流に等しい補償電流を与えるカレントミラー回
路と；をそなえたことを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857279A JPS5690495A (en) | 1979-12-25 | 1979-12-25 | Integrated circuit amplifier used in combination with holding capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857279A JPS5690495A (en) | 1979-12-25 | 1979-12-25 | Integrated circuit amplifier used in combination with holding capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690495A JPS5690495A (en) | 1981-07-22 |
| JPS636956B2 true JPS636956B2 (ja) | 1988-02-13 |
Family
ID=15870522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16857279A Granted JPS5690495A (en) | 1979-12-25 | 1979-12-25 | Integrated circuit amplifier used in combination with holding capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5690495A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200610A (ja) * | 1982-05-18 | 1983-11-22 | Sony Corp | 高入力インピーダンス回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109353A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Sample holding circuit |
-
1979
- 1979-12-25 JP JP16857279A patent/JPS5690495A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109353A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Sample holding circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690495A (en) | 1981-07-22 |
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