JPS6369315A

JPS6369315A - Ｃｍｏｓ回路を用いた可変遅延装置

Info

Publication number: JPS6369315A
Application number: JP61214873A
Authority: JP
Inventors: Kenji Hyodo; 兵頭　賢次
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-09-11
Filing date: 1986-09-11
Publication date: 1988-03-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＣＭＯＳインバータ等のＣＭＯＳ回路を多段接
続して成る遅延装置に関し、例えばビデオディスク、ビ
デオテープレコーダ等の再生ビデオ信号の時間軸変動を
補正する時間軸補正装置等に用いることができるもので
ある。

（発明の概要〕本発明は、多段接続されたＣＭＯＳ回路から成り入力信
号が供給される第１の遅延回路と、多段接続されたＣＭ
ＯＳ回路から成り所定周波数の基準信号が供給される第
２の遅延回路と、多段接続されたＣＭＯＳ回路から成り
所定の電源電圧が供給され上記基準信号が供給される第
３の遅延回路と、上記第２の遅延回路の出力信号と上記
第３の遅延回路の出力信号とによって交互に反転される
フリップフロップ回路とを設け、上記第２又は第３の遅
延回路の出力信号と上記フリップフロップ回路の出力信
号とを加算し、この加算出力信号と制御ｌ信号とを比較
し、その比較出力電圧を上記第１及び第２の遅延回路に
電ａ電圧として供給することにより、ＣＭＯＳ回路の温
度特性に起因する遅延時間の変動を補償すると共に、制
御電圧と遅延時間との関係に直線性を持たせるように成
し、さらに制御範囲を広げるようにしたＣＭＯＳ回路を
用いた可変遅延装置を提供するものである。

〔従来の技術〕

一般に、ビデオディスクプレーヤやビデオテープレコー
ダ等においては、ＦＭ変調されてディスクやテープ等に
記録されたビデオ信号を再生する際に、時間軸変動、い
わゆるジッタが生じる。従って良好な再生画像を得るた
めには、再生信号の時間軸補正を行って、ジッタを除去
することが必要とされる。

そこで、本出願人は実願昭６０−１８６８７１号により
ＣＭＯＳインバータを多段接続して成る可変遅延回路を
用いた時間軸補正装置を提案した。

このようなＣＭＯＳインバータを多段接続して成る可変
遅延回路は、電源電圧の変化に応じて第８図に示すよう
に遅延時間が変化する特性を有している。このような特
性は、ＣＭＯＳインバータのオン・オフ出力の立上りや
立下りに生ずる時定数曲線が電源電圧の変化に応じて変
化する、即ち容量負荷の電圧が次段のＣＭＯＳインバー
タのスレッショルドレベルに達するまでの時間が電源電
圧に応じて変化することにより生じるものである。

上述したＣ　Ｍ　ＯＳインバータを多段接続して成る可
変遅延回路は、その温度特性によって遅延時間が大きく
変化する欠点がある。また電源電圧（遅延時間制御電圧
）と遅延時間との関係は第８図に示すように非直線性を
有している。

そこで本出願人は特願昭６１−４９９９４号により温度
特性の影響を除去すると共に、制御電圧に対して遅延時
間を直線的に変化させるようにしたＣＭＯＳ回路を用い
た可変遅延装置を提案した。

第６図は上記出願に係るＣＭＯＳ回路を多段接続して成
る可変遅延装置の実施例を示すもので、第７図は第６図
のＡ、Ｂ、Ｃ点における信号波形を示すものである。

第６図において、第１の遅延回路１は例えば３００００
段のＣＭＯＳインバータ２を縦続的に接続して成り、そ
の制御可能な最大遅延時間差は例えば４０μｓｅｃのも
のが用いられている。この遅延回路１には入力端子３よ
り入力信号Ｓ、が供給される。この入力信号Ｓｌは例え
ばビデオディスクプレーヤのピックアンプ装置から得ら
れるＦ　Ｍ変調された再生ビデオ信号であってよく、そ
の中心周波数は例えば８．５ＭＨ２である。この遅延回
路１から出力端子４に得られる遅延された信号Ｓ２は例
えば後段の復調回路等を含む信号処理回路に送られる。

一方、基準信号発生回路５は第７図Ａに示すような所定
周波数、例えば１．５・ＭＨｚの矩形波基準信号を発生
して第２の遅延回路６に供給する。この遅延回路６はＣ
ＭＯＳインバータ２を多段接続して成るものが用いられ
、第１の遅延回路１と共に共通のワンチップ内に構成さ
れている。従って、第１及び第２の遅延回路１．６は互
いに等しい温度特性を持つことになる。また第２の遅延
回路６におけるＣＭＯＳインバータ２の接続段数は、第
１の遅延回路ｌの３００００段に対して例えば数１００
段程置きなっている。

この第２の遅延回路６から得られる第７図Ｂに示す遅延
された基準信号は同図への基準信号と共に排他的論理和
回路７に加えられる。従つて、この排他的論理和回路７
より第７図Ｃに示すような第２の遅延回路６の遅延時間
に応じたパルス幅を持つパルス信号が得られる。このパ
ルス信号はローパスフィルタ８を通じて電圧信号■、に
変換された後、比較回路９に加えられて端子ｌＯから加
えられる制御信号■いとレベル比較される。この制御信
号ＶＣＩは例えば上記再生ビデオ信号から検出された時
間軸エラー信号である。

上記比較回路９から得られる比較出力電圧ＶＣＩは第１
及び第２の遅延回路１．６に電源電圧、即ち遅延時間制
御信号ＶＣ１として加えられる。

上述した構成及び動作によれば、ローパスフィルタ８か
ら得られる第２の遅延回路６の遅延時間に応じたレベル
を有する電圧信号ｖ１はまた第１の遅延回路１の遅延時
間を検出したものとなる。

これと共に上記信号■ヨと制御信号■。、とが等しくな
るように制御ループが動作することにより、第１の遅延
回路ｌの温度特性に基づく遅延時間の変化を補償するこ
とができると共に、制御信号■。。

と遅延時間との関係に直線性を持たせることができる。

以上はＣＭＯＳインバータ２を多段接続して成る遅延回
路ｌ、６を用いた場合の実施例について述べたが、イン
バータ以外のＣＭＯＳ回路を多段接続して遅延回路を構
成することも可能である。

〔発明が解決しようとする問題点〕

上述した第６図の回路では、ＣＭＯＳインバータ２のス
レッショルド電圧ｖｔｎや温度特性等にばらつきがある
と、遅延時間の制御範囲が制限されると言う問題がある
０例えば第６図の遅延回路１が、制御信号ｖｃ！が３〜
５ｖの間で制御されるものとし、また第９図に示すよう
に、上記スレッショルド電圧ｖＴＭによって遅延時間が
ＴＸ　　Ｔａの範囲で制御可能であり、温度特性によっ
て遅延時間がＴ　ＩＴ　ｓの範囲で制御可能であるもの
とする。このような場合、遅延回路１は、２つの制御可
能範囲Ｔ　ｔ　−Ｔ　ａとＴＩ　　Ｔ３との共通の範囲
Ｔ　＊　　Ｔ　ａの狭い範囲でしか使用することができ
ないことになる。従来は制御範囲を広げるためにＣＭＯ
Ｓインバータの段数を増やしていたため、製造コストの
上昇を招いていた。尚、第６図の回路は温度変化に対し
て遅延時間を一定に制御することはできるが、温度特性
のばらつきについては補償することはできない。

〔問題点を解決するための手段〕

本発明においては、多段接続されたＣＭＯＳ回路から成
り、入力信号が供給される第１の遅延回路と、所定周波
数の基準信号を発生する回路と、多段接続されたＣＭＯ
Ｓ回路から成り上記基準信号が供給される第２の遅延回
路と、所定の遅延時間を有し、多段接続されたＣＭＯＳ
回路から成り、所定の電源電圧が供給され、上記基準信
号が供給される第３の遅延回路と、上記第２の遅延回路
の出力信号と上記第３の遅延回路の出力信号とによって
交互に反転されるフリップフロップ回路と、上記第２又
は第３の遅延回路の出力信号と上記フリップフロップ回
路の出力信号とを加算する手段と、上記加算手段の出力
信号と制御信号とを比較し、その比較出力電圧を上記第
１及び第２の遅延回路に電源電圧として供給する比較回
路とを設けている。

〔作用〕　。

上記第２の遅延回路の出力信号と上記第３の遅延回路の
出力信号とを位相比較することによって、ＣＭＯＳ回路
のばらつきを吸収することができる。

また第１の遅延回路の遅延時間の制御範囲をばらつきを
生じる種々のファクタで夫々規制される制御範囲のうち
の最小の大きさと成すことができる。

またフリップフロップ回路を用いて位相検波器を構成し
ているので、θ°の位相差を中心にした広い範囲に亘る
位相検波を行うことができる。

〔実施例〕

第１図は本発明の実施例を示し、第６図と同一部分には
同一符号が付されている。

本実施例においては、第３の遅延回路１１と、インバー
タ１２．１３と、第１及び第２のフリップフロップ回路
１４．１５と、抵抗Ｒ，、Ｒ１とが設けられており、他
の部分は第６図と同一に構成されている。

上記第３の遅延回路１１はＣＭＯＳインバータ２を上記
第２の遅延回路６と同じ段数で多段接続して成るもので
、一定の電源電圧ＶＣ３が加えられ且つ第１、第２の遅
延回路１．６と共通のワンチップに構成されている。こ
の電圧ＶＣ３は、遅延回路６．１１の遅延時間が最小と
なる゛大きさ、即ち、制御範囲における最大電圧に選ば
れている。例えば第９図について前述したように制御範
囲が３〜５■の場合は■。、＝５■に選ばれる。

フリップフロップ回路１４は遅延回路６０Ｂ点における
出力信号の立上りでリセットされると共に、遅延回路１
１の０点における出力信号をインバータ１２で反転した
信号、即ち０点の信号の立下りでセットされる。またフ
リップフロップ１５は０点の信号の立上りでセントされ
ると共に、Ｂ点の信号をインバータ１３で反転した信号
、即ちＢ点の信号の立下りでリセットされる。フリップ
フロップ回路１４のＱ、出力信号とフリップフロップ回
路１５のＱ２出力信号とは夫々抵抗Ｒ２、Ｒ８を介して
Ｄ点で加算され、この加算出力信号がローパスフィルタ
８に加えられる。

上記フリップフロップ回路１４．１５、インバーター２
．１３、抵抗Ｒ＋　、Ｒ１及びローパスフィルタ８によ
り、差動型位相検波回路１６が構成されている。

今、Ａ点の基準信号の周期をＴ　＊　、Ｖ　ｃｔ　＝　
Ｖ　Ｃ３のときの遅延回路１１の前述した最小遅延時間
をＴ０８、遅延回路６の変化する遅延時間をＴｃ、遅延
回路６．１１のＣＭＯＳインバータ２の段数をｎ、遅延
回路１のＣＭＯＳインバータ２の段数をＮ、遅延回路ｌ
の遅延時間をＴイ、Ｖｃ：＋＝５Ｖとすると、 ”ｒｘ　＝　’ｒｃ　Ｘ　−−−−−・・−ｍ−−−・
−・−−−（１）Ｉとなる。そしてＶｃ８が最大値ＶＣ３となったとき上記
（２）式は、Ｖ、　＝　２．５　　’−−−−・・・・・・−・・・
・・・・・・−・（３）となる。このとき、■１はＣＭ
ＯＳインバータ２の遅延量と無関係に一定となる。また
Ｔｃが変化したときの差動型位相検波回路１６の検波感
度Ｓは、Ｔ寓となる。ここでＴ、は一定であるから検波感度ＳはＣＭ
ＯＳインバータ２の特性に関係な（一定となる。従って
、比較回路９により、■、とＶＣＩとの差■。を得、こ
の■。を遅延回路１．６にフィードバックすることによ
り、このフィードバックループのゲインが充分であれば
、ＶＣＩに対するＴ。

はリニアになる。またＣＭＯＳインバータ２の温度特性
やスレッショルド電圧■？□等にばらつきがあればＴＨ
ＩＮもばらつくので、上記（２）式における’ｒｃ−’
ｒ□８によってばらつきが吸収される。

第２〜４図は第１図におけるＢ点、０点、Ｑ、、Ｑ２及
びＤ点の各出力信号のタイミングチャートを示すもので
、第２図はＢ点の信号と０点の信号とが同相の場合を示
し、第３図はＢ点の信号が０点の信号よりＴ１だけ遅れ
た場合を示し、第４図はＢ点の信号が０点の信号よりＴ
！たけ進んだ場合を示している。

第２のようにＢ点の信号と０点の信号とが同相の場合は
、両者の和であるＤ点の信号には基準信号の周波数成分
が現われず、このとき■、は２．５■となる。またＢ点
の信号と０点の信号とのずれ量Ｔ＋、Ｔｚに応じて■、
が２．５■を中心にして増大又は減少することになる。

即ち、この差動型位相検波器１６は２つの入力信号の位
相差がθ″のときを中心に位相検波することが可能とな
る。その場合、検波範囲を一１８０″〜十ｉｓｏ”とす
ることができる、また２つのフリップフロップ回路１４
．１５を用いているので、Ｂ点の信号と０点の信号とが
同相のとき第２図のように、Ｑ、出力信号とＱ２出力信
号とが打消し合ってＤ点の出力信号には基準信号のキャ
リア成分が現れない、このためこの位相検波器１６を２
つの入力信号の位相差が少い部分で用いれば、Ｄ点の出
力信号のキャリア成分が抑圧されるので、後段のローパ
スフィルタ８の負担が軽くなり、その構成を簡単にする
ことができる。

また第２〜４図及び第７図では基準信号のデユーティ比
が５０％の場合であるが、上記位相検波器１６は基準信
号のデユーディ比がずれた場合も用いることができる。

第５図Ａは上記Ｑ１出力信号を積分した場合の検波電圧
と位相との関係を示し、同図Ｂは上記Ｑ８出力信号を積
分した場合の検波電圧と位相との関係を示し、同図Ｃは
Ｑ、出力信号とＱ２出力信号との和を積分した電圧Ｖ、
と位相との関係を示す。

同図Ａ、Ｂの点線で示すカーブは基準信号のデユーティ
比が５０％の場合を示し、実線で示すカーブは基準信号
のデユーティ比が３：４の割合でずれた場合を示してい
る。同図Ｃから明らかなように、デユーティ比がずれた
場合は検波範囲が若干狭くなる程度で実用上は支障なく
使用することができる。

尚、第１図の実施例においては、２個のフリップフロッ
プ回路１４．１５のうちの一方を省略して、フリップフ
ロップ回路１４又は１５のＱ１出力信号又はＱ：出力信
号とＢ点又は０点の信号とを加算するようにしてもよい
、またフリップフロップ回路１４．１５のセット信号と
リセント信号とを入れ替えてもよい。

本実施例においては、第１の遅延回路１がメイン遅延回
路、第２の遅延回路６が制御用遅延回路、第３の遅延回
路１２が標準モニタ用遅延回路として夫々機能すること
になる。そして本発明においては上記標準モニタの出力
と上記制御用遅延回路の出力とを位相比較することによ
って、ＣＭＯＳインバータ２のばらつきを吸収するよう
にしている。

従って、本実施例によれば、遅延回路１の遅延時間Ｔ、
の絶対値はばらつくもののＶＣＩ対ｖＭをリニアにする
ことができると共に、ＣＭＯＳインバータ２のばらつき
を大幅に吸収することができ、これによってその接続段
数を大幅に削減することができる。また遅延回路１の遅
延時間Ｔ。の制御範囲を、ばらつきを生じる種々のファ
クタで夫々規制される制御範囲のうち最小の大きさと成
すことができる。例えば第９図の場合では（ＴＩ　　Ｔ
３）＞　（Ｔ！　　　Ｔａ　）であれば、制御範囲をＴ
２−Ｔ、とすることができ、従来の制御範囲Ｔｔ　−Ｔ
、より広げることができる。またフリップフロップ回路
を用いて位相検波回路を構成しているので、０″の位相
差を中心にした広い範囲に亘る位相検波を行うことがで
きる。

〔発明の効果〕

ＣＭＯ３回路を多段接続して成る遅延回路の制御電圧遅
延時間特性をリニアにすることができる。

またＣＭＯ３回路のばらつきを大幅に吸収することがで
きるので、ＣＭＯ３回路の接続段数を大幅に削減して、
歩留りを改善し、製造コストを下げることができる。さ
らにまたフリップフロップ回路を用いて位相検波回路を
構成しているので、０＠の位相差を中心にした広い範囲
に亘る位相検波を行うことができる。

【図面の簡単な説明】

第１図は本考案の実施例を示すブロック回路図、第２〜
４図は第１図のタイミングチャート、第５図は第１図の
位相検波特性図、第６図はＣＭＯＳインバータを多段接
続して成る遅延回路を用いた可変遅延装置の従来例を示
すブロック回路図、第７図は第１図の要部の信号波形図
、第８図はＣＭＯＳインバータの多段接続回路の電源電
圧に対する伝搬遅延時間の特性を示すグラフ、第９図は
ＣＭＯＳインバータのばらつきにより制御範囲が制限さ
れることを説明するための図である。なお図面に用いた符号において、１・・・・−・・・・・・−・・・・・・・第１の遅延
回路６・・・−・・−・・−・・・−・・・・第２の遅
延回路１１　　・・・・・・・−・・・・−・第３の遅
延回路５・・・・・−・−・・・−・・・・−・基準信
号発生回路１４．１５・・・−・・・・〜・フリップフ
ロップ回路２８、ｈ・・−・・−・・・・抵抗９・−・・・・・・−・−・・・・−・−比較回路であ
る。

Claims

【特許請求の範囲】１、多段接続されたＣＭＯＳ回路から成り、入力信号が
供給される第１の遅延回路と、所定周波数の基準信号を発生する回路と、多段接続されたＣＭＯＳ回路から成り、上記基準信号が
供給される第２の遅延回路と、多段接続されたＣＭＯＳ回路から成り、所定の電源電圧
が供給され、上記基準信号が供給される第３の遅延回路
と、上記第２の遅延回路の出力信号と上記第３の遅延回路の
出力信号とによって交互に反転される第１のフリップフ
ロップ回路と、上記第２又は第３の遅延回路の出力信号と上記第１のフ
リップフロップ回路の出力信号とを加算する手段と、上記加算手段の出力信号と制御信号とを比較し、その比
較出力電圧を上記第１及び第２の遅延回路に電源電圧と
して供給する比較回路とを具備して成るＣＭＯＳ回路を
用いた可変遅延装置。２、上記第２の遅延回路の出力信号と上記第３の遅延回
路の、出力信号とによって交互に且つ上記第１のフリッ
プフロップ回路とは異るタイミングで反転される第２の
フリップフロップ回路を設け、上記第１のフリップフロップ回路の出力信号と上記第２
のフリップフロップ回路の出力信号とを上記加算手段に
供給するようにした特許請求の範囲第１項に記載のＣＭ
ＯＳ回路を用いた可変遅延装置。