JPS6355430A - Ｍｏｓ温度検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＭＯＳ温度検出回路に関する。

〔発明の背景〕

金属−酸化膜一半導体（ＭＯＳ）回路特性は、普通のプ
ロセス変動により大きく変化することは周知のことであ
る。その上、この回路特性は温度によってもかなシ変化
する。このため、たとえばＭＯＳ回路に関しては安定し
た基準電位を発生することは困難であった。

漏れ電流は、プロセス変動および温度の両方によって大
幅に変化する１つのパラメータである。

この電流は、ＭＯＳ回路の性能に影響を与え、たとえば
ダイナミック・アクセス・メモリにおけるリフレッシュ
時間を決定する。一般に、漏れ電流は、特にその温度変
動のため、望ましくない特性であると考えられている。

本発明は、温度による漏れ電流の変動を用いて、後述す
るような温度検出回路を供給する。重要なことは、本発
明は、第１漏れディバイスの漏れ電流におけるプロセス
変動の影響をなくすため第２漏れディバイスを内蔵し、
これによって実質的に温度だけに依存する出力を供給す
る回路を提供している。

〔発明の概要〕

本実施例においては、温度検出回路は第１および第２ダ
イオードにそれぞれ接続した第１および第２電界効果形
トランジスタを使用して実現されている。第１ダイオー
ドは、第２ダイオードよりかな夛大きい基板面積と外周
を有している。実際には、第２ダイオードは単なる第２
電界効果形トランジスタのソース−基板端子であっても
よい。

第１および第２ダイオードは、差動増幅器に接続し、そ
の出力は所定の温度で状態が変化するバイナリ信号を供
給する。

第２電界効果形トランジスタと第２ダイオードは、プロ
セス変動の影響を補償して、プロセス変動に関しては安
定し、はぼ温度だけに依存する回路を提供している１、 以下、添付の図面に基づいて、本発明の実施例について
説明する。

〔実施例〕

ＭＯＳ温度検出回路について説明する。以下の説明にお
いて、特定のディバイス・サイズのような様々な特定な
記載は、本発明の理解を助けるためのものであって、本
発明はこれら詳細な記載に限定されず実施し得ることは
、当業者には明白であろう。また、周知の回路やプロセ
スについては、本発明を不明瞭なものとしないよう詳細
な記載は省略する。

本発明の実施例は、ｎ−チャネルのＭＯＳ）ランジスタ
、特にエンハンスメント・そ−ドおよびデプレッシ目ン
ｅ％−ドのトランジスタを使用している。エンハンスメ
ントψモード・トランジスタは、約１ボルトの閾値電圧
を有し、一方デプレッション・モード・トランジスタは
約−２劃ボルトの閾値電圧を有している。この回路は、
他の技術、たとえば相補形ＭＯＳ技術で実施することも
可能である。本発明を製造するには、周知のＭＯＳまた
はＣＭＯＳプ四セス全セスすることができる。

本発明の原理は、第１図のブロック図に示されている。

たとえば、普通の電界効果形トランジスタである第１負
荷デイバイス１０は、逆バイアス・ダイオードである第
１漏れディバイス１４と直列接続している。第２負荷デ
イバイス１２は、第２漏れディバイス１６と直列接続し
ている。ディバイス１４は、ディバイス１６よりもかな
シ大きい。

負荷１０とディバイス１４との間の共通ノードは差動増
幅器１８の一端に接続している。同様に、負荷１２とデ
ィバイス１６との間の共通ノードは、差動増幅器１８の
他の入力端子に接続している。

低温では、ＭＯＳ回路の漏れ電流は非常に低い。

そのため、ノード１１，１３の電位は、主に負荷１０．
１２の閾値電圧によって決まる。本実施例では、負荷１
０．１２の間にオフセット電位が用いられている。すな
わち、たとえば負荷１２の閾値電圧の方が大きい、すな
わち負荷１００閾値電圧の方が低くされている。これに
よシ、ノード１１の電位はノード１３よりも高くなる。

この相違によ）、差動増幅器は低温であることを示す。

高温では、ディバイス１４．１６における漏れ電流が、
ノード１１，１３の電位をそれぞれ決定する。ディバイ
ス１４の漏れ電流は、ディバイス１６の漏れ電流よりも
大きいので、より多くの漏れ電流がディバイス１４に流
れる。その結果、ノード１１の電位は、高温ではアース
近くにまでなる。したがって差動出力は、高温であるこ
とを示す。

通常、漏れ電流は温度の関数として指数関数的に変化す
る。負荷の特性が考慮されている場合、出力電圧は、よ
シ線形的に動作する。第１図には、負荷１０／デイバイ
ス１４および負荷１２／デイバイス１６に関する電圧対
温度特性がライン２２と２イン２０でそれぞれ示されて
いる。これら２つのラインの交差点は、増幅器１８によ
シ容易に検出できる。

ディバイス１４．１６に関する漏れは、温度の他、ドー
パント濃度、酸化膜の厚さなどを含むプロセス変動やｖ
ＣＣのようないくつかのパラメータによっても変化する
。普通は、温度を検出するのに漏れ電流を使用すること
は、これら非温度関連変動のため不可能であると考えら
れていた。しかし、本発明では、これらプロセス変動を
ほとんどなくしている。実際には、小さい漏れディバイ
ス１６の漏れ電流が、差動増幅器１８を介してこれら異
常を除去している。その結果、第１図の温度検出回路は
、安定した一貫性のある温度決定装置となっている。し
たがって、増幅器１８の出力における電位は、はぼ温度
の関数であシ、また、チップからチップまで比較的一貫
性を保持している。

第４図の実施例 第４図の実施例において、第１負荷は、ｖＣＣ電位に接
続したゲートおよびドレイン端子を有するエンハンスメ
ント・モード・トランジスタ３２から成っている。ンー
ス端子は、比較的大きいダイオードであるダイオード３
４に接続している。ダイオード３４は、電界効果形トラ
ンジスタ３２により逆バイアスされている。同様に、ダ
イオード３４と比較して、よシ小さい領域を有するダイ
オード３８は、エンハンスメント・モードの電界効果形
トランジスタ３６から成る負荷を介してｖＣＣＫ接続し
ている。ノード３３は、差動増幅器の一人力であり、ト
ランジスタ４４のゲートに接続している。同様に、ノー
ド３７はトランジスタ５０のゲートに接続している。

第４図の差動増幅器は、一方のブランチにおいてエンハ
ンスメント・モード・トランジスタ４４と直列接続した
デプレッション・モード−トランジスタ４０．４２と、
他方のブランチにおいて、エンハンスメント・モード・
トランジスタ５０と直列接続したデプレッション−モー
ド・トランジスタ４６．４８から成っている。トランジ
スタ４４．５０のソース領域は、トランジスタ５２を介
してアースに接続している。このトランジスタは、デプ
レッション・モード拳トランジスタ５４とエンハンスメ
ント・モードのトランジスタ５６とを介してバイアスさ
れている。増幅器の出力、すなわちノード６２，６４は
、差動増幅器の他殺、すなわちシュミット・トリガ等の
バイナリ・ディバイスに接続し、バイナリ出力が得られ
る。したかって、たとえばバイナリ出力は第１図に示し
た電流交差点における状態を変化する。

ノード３３，３７は、それぞれ、トランジスタｓａ、ｅ
ｏを介してＶＣＣＫ、接続している。回路のパワー・ア
ップ時、これらトランジスタのゲートは、−瞬ＶＣＣに
接続して、ノード３３，３７が引き上げられる。これが
行なわれない場合には、トランジスタ３２．３６はこれ
らノードを最終的には引き上げるが、これは負荷ディバ
イスが比較的小さいので、さらに時間を必要とする。し
たがって、第４図の回路の出力をより速く安定化するた
め、トランジスタ５８．６０が使用される。すなわち、
ディバイス５８．６０に存在するオフセットによシ、回
路は目標の状態にパワー・アップされる。

前述したように、第４図のｎ−チャネル拳エンハンスメ
ント・モード・トランジスタの閾値電圧は約１．０ボｙ
）で、第４図のｎ−チャネルｅデプレッション・モード
・トランジスタの閾値電圧は約−２，５ボルトである。

本実施例におけるトランジスタの大きさは、次のとおシ
である。

トランジスタ番号　　　　　チャネル幅／長さ４　Ｑ　
　　　　　　　　　　　　　７／７４゜　　　　　　　
　　　　　　７／７４ｇ　　　　　　　　　　　　　　
７／７５Ｑ　　　　　　　　　　　　１００／６トラン
ジスタ３２．３６は、非常に長く、漏れの作用を１増幅
”するのに必要とされる高いレジスタンスを供給する。

なお、トランジスタ３２の方が幅広いチャネルと低い閾
値電圧を有し、それにより上述したオフセット電位を供
給する。

面積および面積の外周はダイオード３４３Ｂの漏れを決
定する。大きいダイオードに使用される形状は、第５図
に示されている。大きいダイオードは約７５℃の温度交
差点に関して、約１０，０００ミクロン２のマスクされ
た面積と５　、０００ミクロンの外周とを有し、小さい
ダイオードは５０ミクロン２の面積と２５ミクロンの外
周を有している。

ダイオードは、シリコン基板に、ドープされた接合部と
して形成される。

第３図において、第１図の負荷１０は、並列電界効果形
トランジスタ２６により供給されたオフセット電位を伴
う抵抗２４として示されている。

また、この構成において、漏れディバイス、すなわちダ
イオード２８と並列に別の抵抗３０を接続して、別のト
リップ点制御を行なう。この場合、第１図の負荷１２は
、抵抗２４のような抵抗であって、これら抵抗はいくつ
かの周知技術を用いて形成してもよく、たとえば、多結
晶シリコンから製造することができる。

漏れディバイス製造 本実施例において、漏れディバイスは、ｐ形基板に形成
されたｎ影領域から成っている。大きいダイオードとし
てこのディバイスを形成するのに使用されるマスクされ
た開口は、第５図のマスキング部材７６として示されて
いる。ドープされた領域の外周を最適にするため第５図
の櫛形構造を使用し、し゛たがって最小の基板面積を使
用し外から、大きいダイオードの漏れは増加する（漏れ
電流は面積と外周との両方の関数である）。

ダイオード３８のよう々小さい面積のダイオードの場合
、必要とされているのは小さい面積だけである。したが
って、本実施例では、トランジスタのソース領域を使用
している。実際、第４図に示すように、トランジスタ３
６のソース領域はダイオード３８から成っている。接点
はソース領域に形成され、この接点はトランジスタ５０
のゲートに接続している。

本発明に適しれ漏れディバイスは、アースされたゲート
を有する電界効果形トランジスタを使用することによシ
構成できる。この種のディバイスは、基板面積を少しし
か必要としないという利点を有し、またトリムしやすい
（トリミングについては第６図に関して説明する）。さ
らに、温度の関数である漏れを有する他のＭＯＳ構造を
使用することもできるが、漏れが温度に関する指数関数
であることが望ましい。

トリミング 本発明の回路は所定の温度を検出するのに使用されるが
、目標温度（厳密な意味において）は、回路の特性がた
とえ安定していても様々な変動によって得られないこと
がある。

第６図は、本発明に適した１つのトリミング構造を示し
ている。これは複数のダイオードから成り、それぞれ異
なる量の漏れを供給し、実際には漏れは［バイナリ重み
付け（ｂｉｎａｒｙ　ｗｅｉｇｈｔｅｄ）Ｊされている
。第６図には、４つのダイオード７８゜８０．８２．Ｅ
１４が示されている（これらは第６図において方形で示
されているが、実際には第５図に示したような櫛形パタ
ーンである）。説明上、ダイオード７８は、５０／８ユ
ニツトの面積／外周を有し、ダイオード８０は５０／４
、ダイオード８２は５０／２、ダイオード８４は５０ユ
ニツトであると仮定する。５６の全構造は第４図のダイ
オード３４に置き換えられる。

最も小さいダイオード７８は、負荷と差動増幅器とに永
久的に接続している。回路の初期テストにおいて、必要
とされる付加漏れ量が決定され、その後ダイオード７８
と他のダイオードの１つ以上との間が任意に接続される
。この任意接続は接続部８６．８８．９０として示され
ている。たとえばダイオード８４を必要とする場合、接
続部８８を閉じる。なお他の接続部８６．９０は開放し
たｔまである。

また、複数の周知の任意接続のいずれを使用してもよい
。これら接続は、冗長用にしばしば使用され、トリミン
グが示唆されていた。ヒユーズ、シールドされ九ＥＦＲ
ＯＭディバイスおよび他の構成は当分針では周知である
。また、ヒユーズは、これらが簡単な論理構造の一部と
して使用される場合には何らかの接続を形成するため開
放されることができる。

応用 本発明の回路は、回路の下のシリコン基板の温度を検出
する。はとんどの場合、この温度はほぼ周囲温度の関数
であるが、いくつかの回路では温度は回路がいかに苛酷
に駆動されているかの関数である場合がある。本発明の
回路は、温度の関数としてチップ自身の状態を調節する
のに使用されたり、またはチップ外で使用する場合周囲
温度を表示するのに使用される。チップにおける回路の
使用例は第７図に示され、またチップ外で使用する場合
に温度表示を行なう回路の使用例は第２図に示されてい
る。

本発明の回路は光を検出するのにも使用し得る。

基板が、ＥＰＲＯＭパッケージのような窓を有するパッ
ケージに実装される場合、ダイオードに照射する光は温
度と同様の作用を有し、シ念がって所定量の光は、回路
目的に関して所定温度と同様である。

第７図において、基板１０２は、ｌＰＲＯＭアレイ１０
４のようなメモリーアレイを含んでいる。温度検出回路
１００は、第４図の回路を含んでいてもよい。回路１０
０は所定の温度においてライン１１４にバイナリ出力を
供給する。アレ゛イ１０４の出力は、出力ドライバに接
続し、たとえばライン１０６は出力ドライバ１１０に接
続している。出力ドライバは、たとえばライン１１２に
よ〕メモリから出力（すなわち、データ）を供給する。

代表的には、出力ドライバは、低温動作における不利な
状況であるアース・ノイズに対して設計されている。高
温では、ドライバは、ＭＯＳディバイスにおける移動度
低減によυ遅くカる傾向にある。ライン１０６の出力用
ドライバは、２つのステージ、ステージＡ　（１０Ｂ）
とステージＢ　（１１０）　ｔ−有している。低温では
、温度検出回路１００のおかげで、ステージ１１０だけ
が使用される−しかし、回路１００が高温を検出すると
、ステージ１０８　、１１０の両方が２イン１１４にお
ける信号によシエネーブルされ、ライン１１２の出力は
２つのステージによシ駆動される。この技術を使用する
ことによシ、代表的なＥＰＲＯＭにおいて１０〜２０ｎ
ｓｅｃのアクセス時間増加を行なう。

第２図において、第４図に示すような４つの温度検出回
路６６．６ｇ、７０．７２が示されている。

これら回路とエンコーダ７４は、同じ基板上に製造され
る。各回路は、異なる温度で出力信号を供給するよう設
計されている。図示のように、回路６６は２５℃で、回
路６８は７５℃で、回路７０は１００℃で、回路７２は
１４０℃で出力を供給する。

回路からの異なる温度出力は、異なる大きいダイオード
面積および外周で各回路を製造することにより得られる
（各回路は同じ小さいダイオードを有していてもよい）
。九とえば、大きいダイオードは２０にミクロン”／１
０　Ｋミクロン、　５にミクロン”７２にミクロン、２
にミクロン２７１ミクロン、ＩＫミクロン”１５００ミ
クロンの（最低温度検出回路から最高温度検出回路まで
の）面積／外周を有している。回路６６．６８，７０．
７２からの出力は、エンコーダＴ４に接続して、２−ビ
ット・バイナリ出力を供給することができる。

以上のように、本発明は、ＭＯＳディバイスの漏れを使
用し、温度だけに依存する温度検出回路を提供する。

【図面の簡単な説明】

第１図は本発明のブロック図を示している。 第２図は異なる温度を検出する、エレコーダを備えた単
一基板上に形成された本発明を使用した複数の回路を示
−じたブロック図である。 第３図は第１図および第２図に示した負荷および漏れデ
ィバイスの別の実施例を示している。 Ｋ４図は本発明の実施例の電気回路図を示している。 第５図は本発明の実施例に使用される大きいダイオード
のためのダイオード・レイアウトを示した平面図である
。 第６図は本発明の温度検出回路とともに使用されるトリ
ミングを示している。 第７図はメモリに温度検出回路を使用したブロック図で
ある。 １０．１２０・・拳負荷、１４．１６・―・・漏れディ
バイス、１８・・・・差動増幅器、２４゜３０・・・中
抵抗、２８・・・・ダイオード、３２゜３６．４Ｇ、４
２，４４，４６．４８．５０，５２．５４゜５６・拳・
・トランジスタ、３４，３１３−・参〇ダイオード、６
６．６８，７０．７２　　・・・・温度検出回路、７４
・・・・エンコーダ、７８．８０゜８２．８４・・−働
ダイオード、８６．８８．９０・−・・接続部、１００
・・・・温度検出回路、１０４Φ・・・ＥＰＲＯＭアレ
イ。 特許出願人　　インテル・；−ボレーション代理人　山
川数構（を勃１２名） ｆ３ｙ、　１ λ５と エ フ５’Ｃ７ コ　　　　　　　　　　　　　２仁′り／Ｆハ゛イ７り ／°°　　　内力 ＋００″Ｃ −［−］　　　　　　　　１〜２ −７′２５？７ １．事件の表示 昭和６ｚ年特　　許願第１３４ｒ１３２”３−３、補正
をする者 事件との関係　　　　特　　　許出願人名称（氏名）　
／［’　＞　７１シ・コーホＯし−き〕シ：ｓ−４二二
の日付　昭和６−年　ｇ月２５日６、補正の対象

Claims (17)

【特許請求の範囲】
1. （１）第１および第２負荷； 上記第１および第２負荷にそれぞれ接続している第１お
   よび第２漏れディバイスにして、上記負荷は上記各ディ
   バイスが温度依存漏れ電流を有しているように上記漏れ
   ディバイスをバイアスし、かつ上記第１および第２漏れ
   ディバイスの一方が高温において他方のディバイスより
   もより多くの電流を流すように上記一方の漏れディバイ
   スが他方のディバイスよりも大きい基板面積を有してい
   る第１および第２漏れディバイス；および 上記ディバイスに接続した電圧差を検出する差動増幅器
   ； から成り、安定した温度検出回路を実現することを特徴
   とする、シリコン基板上に形成されたＭＯＳ温度検出回
   路。
2. （２）特許請求の範囲第１項記載の回路において、第１
   および第２負荷の一方はオフセット電位を供給すること
   を特徴とするＭＯＳ温度検出回路。
3. （３）特許請求の範囲第２項記載の回路において、第１
   および第２漏れディバイスはそれぞれダイオードから成
   ることを特徴とするＭＯＳ温度検出回路。
4. （４）特許請求の範囲第３項記載の回路において、第１
   および第２負荷はそれぞれ電界効果形トランジスタから
   成ることを特徴とするＭＯＳ温度検出回路。
5. （５）特許請求の範囲第１項記載の回路において、複数
   の回路は同じ基板上に形成されることを特徴とするＭＯ
   Ｓ温度検出回路。
6. （６）特許請求の範囲第５項記載の回路において、各回
   路に接続し、第１および第２漏れディバイスの一方から
   の電位を調整するトリミング装置をさらに含んでいるこ
   とを特徴とするＭＯＳ温度検出回路。
7. （７）特許請求の範囲第６項記載の回路において、第１
   および第２漏れディバイスの一方からの電圧を調整する
   トリミング装置をさらに含んでいることを特徴とするＭ
   ＯＳ温度検出回路。
8. （８）第１および第２電界効果形トランジスタ；上記第
   １および第２トランジスタに逆バイアスされて接続され
   ている第１および第２ダイオードにして、上記第１ダイ
   オードが上記第２ダイオードよりも大きい基板面積を有
   している第１および第２ダイオード；および 上記第１および第２ダイオードに接続した差動増幅器； から成り、安定した温度検出回路を実現していることを
   特徴とする、シリコン基板上に形成されたＭＯＳ温度検
   出回路。
9. （９）特許請求の範囲第８項記載の回路において、第１
   ダイオードの外周は、第２ダイオードの外周よりも大き
   いことを特徴とするＭＯＳ温度検出回路。
10. （１０）特許請求の範囲第９項記載の回路において、第
    １および第２ダイオードの一方からの電位を調整するト
    リミング装置を含んでいることを特徴とするＭＯＳ温度
    検出回路。
11. （１１）特許請求の範囲第１０項記載の回路において、
    複数の回路は単一基板上に形成されていることを特徴と
    するＭＯＳ温度検出回路。
12. （１２）第１および第２電界効果形トランジスタ；上記
    第１および第２トランジスタに逆バイアスに接続されて
    いる第１および第２ダイオードにして、上記第１ダイオ
    ードの外周は上記第２ダイオードの外周よりも大きい第
    １および第２ダイオード； 上記第１および第２ダイオードに接続した差動増幅器； から成り、安定した温度検出回路が実現されるよう構成
    したことを特徴とする、シリコン基板上に形成されたＭ
    ＯＳ温度検出回路。
13. （１３）特許請求の範囲第１２項記載の回路において、
    第１ダイオードの面積は第２ダイオードの面積よりも大
    きいことを特徴とするＭＯＳ温度検出回路。
14. （１４）記憶アレイと少なくとも１つの出力ドライバを
    有するメモリにおいて； 上記メモリの温度を検出する温度検出回路；および 上記メモリの温度が所定の温度まで低下した時、上記ド
    ライバの一部がディスエーブルされるよう、上記ドライ
    バと上記温度検出回路に接続している回路装置； から成り、上記メモリのアクセス時間を改善することを
    特徴とするメモリ。
15. （１５）特許請求の範囲第１４項記載のメモリにおいて
    、温度検出回路は、 第１および第２負荷； 上記第１および第２負荷にそれぞれ接続した第１および
    第２漏れディバイスにして、上記各ディバイスが温度依
    存漏れ電流を有しているように上記負荷は上記漏れディ
    バイスをバイアスし、上記第１および第２漏れディバイ
    スの一方は、上記一方のディバイスが高温において他方
    のディバイスよりもより多くの電流を流すよう上記ディ
    バイスの他方よりも大きい基板面積を有している第１お
    よび第２漏れディバイス；および上記負荷に接続した、
    電圧差を検出する差動増幅器； から成ることを特徴とするメモリ。
16. （１６）特許請求の範囲第１４項記載のメモリにおいて
    、温度検出回路は、 シリコン基板上に形成されたＭＯＳ温度検出回路から成
    り、上記ＭＯＳ温度検出回路は、 第１および第２電界効果形トランジスタ； 上記第１および第２トランジスタにそれぞれ逆バイアス
    に接続された第１および第２ダイオードにして、上記第
    １ダイオードは上記第２ダイオードよりも大きい基板面
    積を有している第１および第２ダイオード； 上記第１および第２ダイオードに接続した差動増幅器； から成ることを特徴とするメモリ。
17. （１７）特許請求の範囲第１４項または第１６項のいず
    れかに記載のメモリにおいて、メモリは電気的にプログ
    ラム可能な読出し専用メモリであることを特徴とするメ
    モリ。