JPS6332649A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6332649A JPS6332649A JP17705586A JP17705586A JPS6332649A JP S6332649 A JPS6332649 A JP S6332649A JP 17705586 A JP17705586 A JP 17705586A JP 17705586 A JP17705586 A JP 17705586A JP S6332649 A JPS6332649 A JP S6332649A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- common
- arbiter
- units
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マルチプロセッサシステムに関し、特にプロ
グラム格納用メモリを共有してなるマルチプロセッサシ
ステムに関するものである。
グラム格納用メモリを共有してなるマルチプロセッサシ
ステムに関するものである。
［従来の技術］
従来、この種のマルチプロセッサシステムにおいては、
各プロセッサユニットに専用のプログラム格納用メモリ
が配設されていた。
各プロセッサユニットに専用のプログラム格納用メモリ
が配設されていた。
［発明が解決しようとする問題点コ
上述した従来のマルチプロセッサシステムでは、各プロ
セッサユニットに専用のプログラム格納用メモリが配設
されていたので、プログラム格納用メモリの合計量が大
きくなる欠点があり、また各プロセッサユニットのプロ
グラムを書き替えることが困難であるという問題点かあ
）た。
セッサユニットに専用のプログラム格納用メモリが配設
されていたので、プログラム格納用メモリの合計量が大
きくなる欠点があり、また各プロセッサユニットのプロ
グラムを書き替えることが困難であるという問題点かあ
）た。
Ｅ問題点を解決するための手段］
そのために本発明は、複数のプロセッサ二二ットを有す
るマルチプロセッサシステムにおいて、前記プロセッサ
ユニットを共通バスで接続し、この共通バスに、共通メ
モリと前記共通バスの使用を前記プロセッサユニットに
割り当てるバスアービタとを接続し、前記プロセッサユ
ニットに、該プロセッサユニットのＣＰＵからのプログ
ラム読出要求を検出して前記バスアービタにアクセス要
求をすると共に前記バスアービタからの許可信号を検出
して前記共通メモリに読出要求する制御手段と、前記共
通メモリから読出したデータを保持するデータ保持手段
とを備えるという構成を採用し、これによって前記問題
点を解決しようとするものである。
るマルチプロセッサシステムにおいて、前記プロセッサ
ユニットを共通バスで接続し、この共通バスに、共通メ
モリと前記共通バスの使用を前記プロセッサユニットに
割り当てるバスアービタとを接続し、前記プロセッサユ
ニットに、該プロセッサユニットのＣＰＵからのプログ
ラム読出要求を検出して前記バスアービタにアクセス要
求をすると共に前記バスアービタからの許可信号を検出
して前記共通メモリに読出要求する制御手段と、前記共
通メモリから読出したデータを保持するデータ保持手段
とを備えるという構成を採用し、これによって前記問題
点を解決しようとするものである。
［実施例］
次に、本発明について添付図面を参照しつつ具体的に説
明する。
明する。
第１図は本発明のマルチプロセッサシステムの一実施例
を示すブロック図である。ＰＵＯ〜Ｐｕｎはそれぞれプ
ロセッサユニットであり、ＣＢＵＳＯはデータ転送用共
通バス、ＣＢＵＳ １はプログラム読出用共通バスであ
って、ＡＢＴＯおよびＡＢＴＩはバスアービタ、ＣＭＯ
とＣＭＩは共通メモリである。プロセッサユニットＰＵ
Ｏ〜Ｐｕｎは、データ転送用共通バスＣＢＵＳＯにより
共通メモリＣＭＯおよびバスアービタＡＢＴＯに接続さ
れており、またプログラム読出用共通バスＣＢＵＳＩに
より共通メモリＣＭＩおよびバスアービタＡＢＴＩに接
続されている。
を示すブロック図である。ＰＵＯ〜Ｐｕｎはそれぞれプ
ロセッサユニットであり、ＣＢＵＳＯはデータ転送用共
通バス、ＣＢＵＳ １はプログラム読出用共通バスであ
って、ＡＢＴＯおよびＡＢＴＩはバスアービタ、ＣＭＯ
とＣＭＩは共通メモリである。プロセッサユニットＰＵ
Ｏ〜Ｐｕｎは、データ転送用共通バスＣＢＵＳＯにより
共通メモリＣＭＯおよびバスアービタＡＢＴＯに接続さ
れており、またプログラム読出用共通バスＣＢＵＳＩに
より共通メモリＣＭＩおよびバスアービタＡＢＴＩに接
続されている。
各プロセッサユニットＰＵＯ〜Ｐｕｎでプログラムの読
出要求が発生すると、プログラム読出用共通バスＣＢＵ
ＳＩを介してバスアービタＡＢＴＩにアクセス要求を送
出する。バスアービタＡＢＴＩは各プロセッサユニット
ＰＵＯ〜ＰＵｎからのアクセス要求を管理してプログラ
ム読出用共通バスＣＢＵＳＩの使用を各プロセッサユニ
ットＰＵＯ〜ＰＵｎに割り当てる処理を行なっている。
出要求が発生すると、プログラム読出用共通バスＣＢＵ
ＳＩを介してバスアービタＡＢＴＩにアクセス要求を送
出する。バスアービタＡＢＴＩは各プロセッサユニット
ＰＵＯ〜ＰＵｎからのアクセス要求を管理してプログラ
ム読出用共通バスＣＢＵＳＩの使用を各プロセッサユニ
ットＰＵＯ〜ＰＵｎに割り当てる処理を行なっている。
バスアービタＡＢＴＩの機能および動作は、周知である
ので、その詳細な説明を省略する。バスアービタＡＢＴ
Ｉがアクセス要求に対して許可を与えると許可信号をプ
ログラム読出用共通バスＣＢＵＳＩを介してプロセッサ
ユニットＰＵＯ〜Ｐｕｎに送出する。プロセッサユニッ
トＰＵＯ−ＰＵｎ側ではこの許可信号検出するとプログ
ラム読出用共通バスＣＢＵＳＩを介して共通メモリＣＭ
Ｉからプログラムを読出すため、読出要求信号、アドレ
ス情報を送出する。また共通メモリＣＭＩからデータ（
プログラム）が読出されるとプログラム読出用共通バス
ＣＢＵＳＩを介してこれを受信し、アクセス要求、読出
要求信号、アドレス情報の送出を停止してプログラム読
出動作を終了する。共通メモリＣＭＩを使用するデータ
の続出書込動作も同様にして行なわれる。
ので、その詳細な説明を省略する。バスアービタＡＢＴ
Ｉがアクセス要求に対して許可を与えると許可信号をプ
ログラム読出用共通バスＣＢＵＳＩを介してプロセッサ
ユニットＰＵＯ〜Ｐｕｎに送出する。プロセッサユニッ
トＰＵＯ−ＰＵｎ側ではこの許可信号検出するとプログ
ラム読出用共通バスＣＢＵＳＩを介して共通メモリＣＭ
Ｉからプログラムを読出すため、読出要求信号、アドレ
ス情報を送出する。また共通メモリＣＭＩからデータ（
プログラム）が読出されるとプログラム読出用共通バス
ＣＢＵＳＩを介してこれを受信し、アクセス要求、読出
要求信号、アドレス情報の送出を停止してプログラム読
出動作を終了する。共通メモリＣＭＩを使用するデータ
の続出書込動作も同様にして行なわれる。
第２図は、プロセッサユニットＰＵＯ〜Ｐｕｎの内部構
成を表わすブロック図である。説明の都合上プロセッサ
ユニットＰｕｎについてのみ説明するが、他のプロセッ
サユニットも同一構成および作用を有している。ＣＰＵ
はプロセッサ、ＬＭはローカルメモリ、ＩＦＯ，ＩＦＩ
はインタフェース回路、Ｉ Ｂｕｓは内部バスである。
成を表わすブロック図である。説明の都合上プロセッサ
ユニットＰｕｎについてのみ説明するが、他のプロセッ
サユニットも同一構成および作用を有している。ＣＰＵ
はプロセッサ、ＬＭはローカルメモリ、ＩＦＯ，ＩＦＩ
はインタフェース回路、Ｉ Ｂｕｓは内部バスである。
プロセッサＣＰＵは、ローカルメモリＬＭおよびインタ
フェース回路ＩＦＯ，ＩＦＩに対し内部バスＩＢＵＳを
介して接続されており、内部動作を行なう。またインタ
フェース回路Ｉ ＦＯ。
フェース回路ＩＦＯ，ＩＦＩに対し内部バスＩＢＵＳを
介して接続されており、内部動作を行なう。またインタ
フェース回路Ｉ ＦＯ。
ＩＦＩは、それぞれデータ転送用共通バスＣＢＵＳＯお
よびプログラム読出用共通バスＣＢＵＳＩと接続され、
共通メモリＣＭＯおよびＣＭＩへのアクセスを行なう。
よびプログラム読出用共通バスＣＢＵＳＩと接続され、
共通メモリＣＭＯおよびＣＭＩへのアクセスを行なう。
第３図は、インタフェース回路ＩＦＩの内部回路の概要
を示すブロック図である。ＢＵＦはデータ保持手段とし
てのデータ保持用バッファ回路、ＣＮＴは制御手段とし
ての制御回路である。データ保持用バッファ回路ＢＵＦ
はプログラム読出用共通バスＣＢＵＳＩおよび内部バス
ＩＢＵＳそれ ′ぞれのデータバスＤＢと接続され制御
回路ＣＮＴからの制御信号すなわちゲート信号ＧＴおよ
びラッチ信号ＬＡＴにより制御される。制御回路ＣＮＴ
は内部バスＩ ＢＵＳ側のアドレスバスＡＢおよび制御
バスＣＢに接続されており、アドレス信号ＡＤ、待合信
号ＷＡＩＴおよび読出要求信号ＲＤを監視している。ま
た制御回路ＣＮＴはプログラム読出用共通バスＣＢＵＳ
Ｉ側のアドレスバスＡＢおよび制御バスＣＢに接続され
ており、アドレス信号ＡＤ、読出要求信号ＲＤ、アクセ
ス要求信号ＢＵＳＲおよび許可信号ＢＵＳＡを監視して
いる。
を示すブロック図である。ＢＵＦはデータ保持手段とし
てのデータ保持用バッファ回路、ＣＮＴは制御手段とし
ての制御回路である。データ保持用バッファ回路ＢＵＦ
はプログラム読出用共通バスＣＢＵＳＩおよび内部バス
ＩＢＵＳそれ ′ぞれのデータバスＤＢと接続され制御
回路ＣＮＴからの制御信号すなわちゲート信号ＧＴおよ
びラッチ信号ＬＡＴにより制御される。制御回路ＣＮＴ
は内部バスＩ ＢＵＳ側のアドレスバスＡＢおよび制御
バスＣＢに接続されており、アドレス信号ＡＤ、待合信
号ＷＡＩＴおよび読出要求信号ＲＤを監視している。ま
た制御回路ＣＮＴはプログラム読出用共通バスＣＢＵＳ
Ｉ側のアドレスバスＡＢおよび制御バスＣＢに接続され
ており、アドレス信号ＡＤ、読出要求信号ＲＤ、アクセ
ス要求信号ＢＵＳＲおよび許可信号ＢＵＳＡを監視して
いる。
プロセッサＣＰＵからプログラムの読出要求が出される
と、これをインタフェース回路ＩＦＩが検出する。この
検出は制御回路ＣＮＴでアドレスバスＡＢと読出要求信
号ＲＤを監視することにより行なっている。すなわち読
出要求信号ＲＤが検出された時点のアドレス情報がプロ
グラム格納用のアドレス範囲に入っているか否かの判定
を行なっている。
と、これをインタフェース回路ＩＦＩが検出する。この
検出は制御回路ＣＮＴでアドレスバスＡＢと読出要求信
号ＲＤを監視することにより行なっている。すなわち読
出要求信号ＲＤが検出された時点のアドレス情報がプロ
グラム格納用のアドレス範囲に入っているか否かの判定
を行なっている。
制御回路ＣＮＴはプログラムの読出要求を検出すると、
内部バスＩ ＢＵＳ側へ待合信号ＷＡＩＴを送出してプ
ロセッサＣＰＵを待合せ状態とすると同時に共通バスＣ
ＢＵＳＩ側へアクセス要求信号ＢＵＳＲを送出してバス
アービタＡＢＴＩへアクセス要求を通知する。バスアー
ビタＡＢＴ１は他のプロセッサユニットとのバス使用要
求を調整したのち許可信ｑＢＵｓＡを返して来るので、
制御回路ＣＮＴはこれを検出して内部バスＩ Ｂｕｓか
らのアドレス信号ＡＤおよび読出要求信号ＲＤを中継し
、共通バスＣＢＵＳＩに送出する。共通メモリＣＭ１か
らはこのアドレス信号ＡＤおよび読出要求信号ＲＤに対
応したデータ（プログラム）がデータバスＤＢに返され
るので、これをデータ保持用バッファ回路ＢＵＦで受信
する。このとき制御回路ＣＮＴは適当なタイミングを取
ってラッチ信号ＬＡＴおよびゲート信号ＧＴを送出する
。そこでデータ保持用バッファ回路ＢＵＦはラッチ信号
ＬＡＴにより共通バスＣＢＵＳＩ側のデータバスＤＢか
ら受信したデータを保持し、ゲート信号ＧＴにより内部
バスＩ ＢＵＳ側のデータバスＤＢに送出する。同時に
共通バスＣＢＵＳｉ側への読出要求信号ＲＤおよびアク
セス要求信号ＢＵＳＲの送出を停止して共通バスＣＢＵ
ＳＩおよび共通メモリＣＭＩを開放する。また内部バス
Ｉ ＢＵＳ側の待合信号ＷＡＩＴの送出も停止してプロ
セッサＣＰＵにプログラムの読込動作を行なわせる。プ
ロセッサｃｐｕの読込が終了し内部バスＩＢＵＳ側の読
出要求信号ＲＤが無くなると、制御回路ＣＮＴは元の状
態に復帰する。
内部バスＩ ＢＵＳ側へ待合信号ＷＡＩＴを送出してプ
ロセッサＣＰＵを待合せ状態とすると同時に共通バスＣ
ＢＵＳＩ側へアクセス要求信号ＢＵＳＲを送出してバス
アービタＡＢＴＩへアクセス要求を通知する。バスアー
ビタＡＢＴ１は他のプロセッサユニットとのバス使用要
求を調整したのち許可信ｑＢＵｓＡを返して来るので、
制御回路ＣＮＴはこれを検出して内部バスＩ Ｂｕｓか
らのアドレス信号ＡＤおよび読出要求信号ＲＤを中継し
、共通バスＣＢＵＳＩに送出する。共通メモリＣＭ１か
らはこのアドレス信号ＡＤおよび読出要求信号ＲＤに対
応したデータ（プログラム）がデータバスＤＢに返され
るので、これをデータ保持用バッファ回路ＢＵＦで受信
する。このとき制御回路ＣＮＴは適当なタイミングを取
ってラッチ信号ＬＡＴおよびゲート信号ＧＴを送出する
。そこでデータ保持用バッファ回路ＢＵＦはラッチ信号
ＬＡＴにより共通バスＣＢＵＳＩ側のデータバスＤＢか
ら受信したデータを保持し、ゲート信号ＧＴにより内部
バスＩ ＢＵＳ側のデータバスＤＢに送出する。同時に
共通バスＣＢＵＳｉ側への読出要求信号ＲＤおよびアク
セス要求信号ＢＵＳＲの送出を停止して共通バスＣＢＵ
ＳＩおよび共通メモリＣＭＩを開放する。また内部バス
Ｉ ＢＵＳ側の待合信号ＷＡＩＴの送出も停止してプロ
セッサＣＰＵにプログラムの読込動作を行なわせる。プ
ロセッサｃｐｕの読込が終了し内部バスＩＢＵＳ側の読
出要求信号ＲＤが無くなると、制御回路ＣＮＴは元の状
態に復帰する。
［発明の効果］
上述より明らかなように本発明は、複数のプロセッサユ
ニットを有するマルチプロセッサシステムにおいて、益
記プロセッサユニットを共通バスで接続し、この共通バ
スに、共通メモリと航記共通バスの使用を前記プロセッ
サユニットに割り当てるバスアービタとを接続し、前記
プロセッサユニットに、該プロセッサユニットのＣＰＵ
からのプログラム読出要求を検出して前記バスアービタ
にアクセス要求をすると共に前記バスアービタからの許
可信号を検出して前記共通メモリに読出要求する制御手
段と、前記共通メモリから読出したデータを保持するデ
ータ保持手段とを備えたので、共通バスへのアクセス回
数を下げ、かつアクセス時間を短かくしてプログラムを
共通メモリ上に置くことが可能となり、これによりメモ
リ量が削減でき、またプログラムを容易に書き替えるこ
とが可能となって各プロセッサユニットに対する処理の
割当を簡単に変更できる効果を有する。
ニットを有するマルチプロセッサシステムにおいて、益
記プロセッサユニットを共通バスで接続し、この共通バ
スに、共通メモリと航記共通バスの使用を前記プロセッ
サユニットに割り当てるバスアービタとを接続し、前記
プロセッサユニットに、該プロセッサユニットのＣＰＵ
からのプログラム読出要求を検出して前記バスアービタ
にアクセス要求をすると共に前記バスアービタからの許
可信号を検出して前記共通メモリに読出要求する制御手
段と、前記共通メモリから読出したデータを保持するデ
ータ保持手段とを備えたので、共通バスへのアクセス回
数を下げ、かつアクセス時間を短かくしてプログラムを
共通メモリ上に置くことが可能となり、これによりメモ
リ量が削減でき、またプログラムを容易に書き替えるこ
とが可能となって各プロセッサユニットに対する処理の
割当を簡単に変更できる効果を有する。
第１図は本発明のマルチプロセッサシステムの一実施例
を示すブロック図、第２図は同部分詳細ブロック図、第
３図は同部分詳細ブロック図である。 ｐｕｏ〜Ｐｕｎ：プロセッサユニット ＣＢＵＳＯ，ＣＢＵＳＩ ：共通バス ＡＢＴＯ，ＡＢＴＩ ：バスアービタ ＣＭＯ，ＣＭ１ ：共通メモリ ＣＰＵ：プロセッサ Ｉ Ｂｕｓ ：内部バス ＩＦＯ，ＩＦＩ：インタフェース回路 へＢニアドレスバス ＤＢ：データバス ＲＤ：読出要求信号 ＢＵＦ：データ保持用バッファ回路 ＣＮＴ ：制御回路 ＧＴ：ゲート信号 ＬＡＴ ：ラッチ信号 ＢＵＳＲ：アクセス要求 ＢＵ、ＳＡ：許可信号 ＣＢ：制御バス
を示すブロック図、第２図は同部分詳細ブロック図、第
３図は同部分詳細ブロック図である。 ｐｕｏ〜Ｐｕｎ：プロセッサユニット ＣＢＵＳＯ，ＣＢＵＳＩ ：共通バス ＡＢＴＯ，ＡＢＴＩ ：バスアービタ ＣＭＯ，ＣＭ１ ：共通メモリ ＣＰＵ：プロセッサ Ｉ Ｂｕｓ ：内部バス ＩＦＯ，ＩＦＩ：インタフェース回路 へＢニアドレスバス ＤＢ：データバス ＲＤ：読出要求信号 ＢＵＦ：データ保持用バッファ回路 ＣＮＴ ：制御回路 ＧＴ：ゲート信号 ＬＡＴ ：ラッチ信号 ＢＵＳＲ：アクセス要求 ＢＵ、ＳＡ：許可信号 ＣＢ：制御バス
Claims (1)
- 【特許請求の範囲】 複数のプロセッサユニットを有するマルチプロセッサシ
ステムにおいて、 前記プロセッサユニットを共通バスで接続し、この共通
バスに、共通メモリと前記共通バスの使用を前記プロセ
ッサユニットに割り当てるバスアービタとを接続し、 前記プロセッサユニットに、該プロセッサユニットのＣ
ＰＵからのプログラム読出要求を検出して前記バスアー
ビタにアクセス要求をすると共に前記バスアービタから
の許可信号を検出して前記共通メモリに読出要求する制
御手段と、前記共通メモリから読出したデータを保持す
るデータ保持手段とを備えたことを特徴とするマルチプ
ロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17705586A JPS6332649A (ja) | 1986-07-28 | 1986-07-28 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17705586A JPS6332649A (ja) | 1986-07-28 | 1986-07-28 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6332649A true JPS6332649A (ja) | 1988-02-12 |
Family
ID=16024341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17705586A Pending JPS6332649A (ja) | 1986-07-28 | 1986-07-28 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6332649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
-
1986
- 1986-07-28 JP JP17705586A patent/JPS6332649A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
| US5815680A (en) * | 1993-09-27 | 1998-09-29 | Ntt Mobile Communications Network, Inc. | SIMD multiprocessor with an interconnection network to allow a datapath element to access local memories |
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