JPH0351943A - 高速バスと低速バスのバスライン共用化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第６図） 発明の効果 〔概要〕 高速バスと低速バスのバスライン共用化方式に関し、 主記憶のような高速の通常アクセス装置とＩ／Ｏの如き
低速のアクセス装置を共通のバスで使用可能とすること
を目的とし、 高速の通常アクセス・スレーブと、低速の分割アクセス
・スレープと、これらの各スレーブにアクセスするマス
タを具備したデータ処理方式において、通常アクセス・
スレーブと、分割アクセス・スレーブに共通のアドレス
バスとデータバスを設け、分割アクセス・スレーブをア
クセスするとき、まずアドレス転送を行ってから一旦バ
スを解放して通常アクセス・スレーブをアクセス可能と
し、次いでデータ転送を行うようにしたことを特徴とす
る。

〔産業上の利用分野〕

本発明は高速のシステムバスと低速のＩ／Ｏバスとを共
用するバスライン共用化方式に関する．大型の情報処理
システムでは、高速のシステムバスと低速なＩ／Ｏバス
とを持つ構戒が非常に多く見られる。高速のシステムバ
スはプロセソサとチャネル装置及び主記憶装置との間の
データ転送に用いられ、そのデータ転送効率がシステム
の性能を左右する。また低速のＩ／Ｏバスは高速のシス
テムバスに較べ、非常に低速である。これはＩ／Ｏのア
クセスに通常機械的動作を伴うのでそのアクセスタイム
が非常に大きく、低速でも充分であることにもとづく。

近年マイクロプロセッサの高性能化とラップトップ型パ
ーソナル・コンピュータに代表される小型化への技術傾
向によって、情報処理システムの高性能化、小型化、低
コスト化をはかることが他社製品に対する優越性をはか
る上で大きくクローズアソプされている。

このような観点から、小型の情報処理装置において、大
型の情報処理システムにおけるような高速のシステムバ
ス、低速のＩ／Ｏバスという２本のバス構威をそのまま
持ち込むことは小型化、低コスト化に反するものであり
、小型化、低コスト化を実現できるアーキテクチャが必
要とされる。

〔従来の技術〕

第７図に従来の高速のシステムバスと低速の■／○バス
によりシステムを構築した代表的な例を示す。第７図に
おいて１０１は低速バス、１０２は高速システムバス、
１０３、１０４は例えば磁気ディスク装置、磁気テープ
装置、プリンタの如きＩ／Ｏデバイスであってそれぞれ
ＤＭＡＣ　（ダイレクト・メモリ・アクセス・コントロ
ール部）１１０、１１１を具備するもの、１０５はプロ
セッサ、１０６はチャネル装置、１０７はプロセッサ、
１０８、１０９はそれぞれ主記憶装置である。

Ｉ／Ｏデバイス１０３、１０４はマスタ及びスレープの
機能を有するものである。プロセッサ１０５は主記憶装
置１０８、１０９に対してマスタ動作を行う。プロセソ
サ１０７はこれまた主記憶装置１０８、１０９に対して
マスタ動作を行うのみならず、またＩ／Ｏデバイス１０
３、１０４に対してマスタ動作を行うものである。チャ
ネル装置１０６はＩ／０　１　０　３、１０４からのＤ
ＭＡを低速バスから高速バスへ変換し、主記憶１０８、
１０９に対してマスタ動作を行う。

第７図において、矢印Ａ，ＤはＩ／Ｏデバイス１０３よ
り主記憶装置１０８へのＤＭＡ　（ダイレクト・メモリ
・アクセス）である。低速バス１０１上において、Ｉ／
Ｏデバイス１０３が低速バス１０１のマスタとなってバ
ス調停の後、バス使用権を獲得し、バス転送を行う。こ
のときのスレーブはチャネル装置１０６である。チャネ
ル装置１０６このようにして低速バス１０１よりアクセ
スされると、高速バス１０２のマスタとして起動し、高
速バス１０２のアービトレーションの後、高速バス１０
２のバス使用権を獲得し、主記憶装置１０８との間のデ
ータ転送を行う。チャネル装置ｌＯ６は低速バス１０１
と高速バス１０２との速度差を埋めるバッファとして機
能し、高速バス１０２におけるバス占有時間を最小限に
抑える働きをする。

また、矢印Ｃ，Ｅはプロセソサ１０５、１０７の主記憶
装置１０８、１０９へのアクセスである。

プロセッサ１０５、１０７がバスマスタとして起動し、
アービトレーションの後、データ転送を行う。このアク
セスタイムがシステムの性能を大きく左右するため、他
のアクセスによる待ち状態が小さい程、アクセス応答が
速い程良い。

そして第７図の矢印Ｂは、矢印Ａ，Ｄの如き転送をプロ
セッサ１０７がＩ／Ｏデバイス１０４に指示するための
アクセスである。Ｉ／Ｏデバイス１０４のＤＭＡＣは、
これにより矢印Ａ，Ｄと同様に、チャネル装置１０６を
経由して主記憶１０８または１０９に対してＤＭＡを行
う。プロセッサ１０７は低速バス１０１に対してマスタ
として起動し、アービトレーション後、データ転送を行
〔発明が解決しようとする課題〕 第７図に示す従来のシステムでは、低速バスｌ０１と高
速バス１０２という２本のバスを必要とするため、装置
が大型化しコスト高となるという問題がある。

従って本発明の目的は、１本のバスで高速のプロセッサ
や主記憶装置等と、低速の複数のＩ／Ｏデバイスをそれ
ぞれバス調停をとりながらバスラインを共用する高速バ
スと低速バスのバスライン共用化方式を提供することで
ある。

〔課題を解決するための手段〕

前記目的を達戒するため、本発明では、第１図（Ａ）に
示す如く、第１マスタ１、第２マスタ２、第３マスタ３
と、通常アクセス・スレープ４、分割アクセス・スレー
ブ５等を共通のバス上に接続する。

ここで第１マスタ１〜第３マスタ３は例えばプロセッサ
、チャネル装置等で構威される。通常アクセス・スレー
ブ４は例えば高速アクセス装置である主記憶装置であり
、分割アクセス・スレーブ５は例えば磁気ディスク装置
、磁気テープ装置、プリンタ等の低速アクセスのＩ／Ｏ
デバイスである。またバスは、第１マスタ１〜第３マス
タ３が出力するアクセス要求信号線１０〜１２と、この
バスが使用中であることを示すビジー信号線１３と、ア
ドレス線（複数ビット幅）１４と、データ線（複数ビ・
ノト幅）１５と、アクセス要求に対する通常アクセス・
スレーブ４からの応答信号線１６と、後述するスプリッ
ト・アクセス要求に対する分割アクセス・スレーブ５か
らの応答信号線１７と、スプリット・アクセス中である
ことを示すスプリント・ビジー信号線１８を具備してい
る。

本発明では、低速のＩ／Ｏデバイス等に関しては、アド
レス時と、データ時とを分割してデータバス、アドレス
バスを使用するスブリフト・アクセスを行う。したがっ
て、ｒ／Ｏデバイスに対するアクセスは、まずアドレス
を出力したのち一旦、アドレスバスを開放し、他の装置
が使用可能状態にし、先にアクセスしたＩ／Ｏデバイス
のデータを送出する時点で再びデータバスを使用する。

例えば第１マスタ１が低速のＩ／Ｏデバイスである分割
アクセス・スレーブ５に対して、第１図（Ｂ）に示す時
刻Ｔ２においてアクセス要求を行う（ＲＥＱＩをＬレベ
ル）場合、他のマスタにより分割アクセスが行われてい
ないとき、つまりＳＢＵＳＹ信号がＬレベル（アクティ
ブ）でないときに、図示省略したマスタ調整回路により
バス調停を行い、アクセスを開始する。この場合リード
時にはアドレスを、ライト時にはアドレス及びライトデ
ータを有効にして、ＲＥＱＩをネガティブ（Ｈレヘル）
にする。また、分割アクセス・スレープ５が分割アクセ
ス応答信号ＳＡＣＫをアクティブ（Ｌレベル）になるの
をまってバスを解放する。即ち、−ＢＵＳＹを、Ｈレベ
ルに戻す。なおこのとき、第１マスタ１はＳＢＵＳＹ信
号をＬレベルに保持し、他のマスタによる分割アクセス
を禁止する。

この分割アクセスがリード時の場合、選択された分割ア
クセス・スレーブ５によって時刻Ｔ４にバス要求償号Ｒ
ＥＱＩ　　（Ｌレベル）が出力され、バス調停が行われ
、バス使用可能となれば分割アクセス・スレーブ５は分
割アクセス応答信号ＳＡＣＫを再びアクティブとし、こ
のときデータｖＡ１５に出力されているデータを第１マ
スタ１がサンプリングして読取りを行う。そして時刻Ｔ
ａ’で分割アクセス禁止状態が解放される。またライト
時であれば分割アクセス・スレーブ５はＳＡＣＫを再び
アクティブとしたときデータ線１５に出力されているデ
ータを取込むことになる。

一方、通常アクセス・スレープ４に対するアクセスが例
えば第３マスタ３より時刻Ｔ１において、行われバス要
求信号ＲＦ．Ｑ３　（Ｌレベル）を出力するとき、図示
省略したマスタ調整回路によりバス調停が行われ、使用
権が得られるときＢＵＳＹ信号をアクティブ（Ｌレベル
）にする。

このとき、通常アクセス・スレープ４は応答信号ＡＣＫ
をアクティブ（Ｌレベル）にして応答する。この通常ア
クセスは、前記分割アクセスと異なり、バスサイクル中
でアドレスとデータの転送が行われる。

なお、第１図（Ｂ）において−ＢＵＳＹはマスタが他の
マスタに対してバス使用中であることを示す。ＡＤＨは
マスタがスレーブを選択するためのアドレス信号である
。即ち、アドレスを解読することによりアクセス先が通
常アクセス・スレープ４か分割アクセス・スレープ５か
識別できる。

ＤＡＴＡはマスタとスレーブ間で転送されるデータであ
り、−ＡＣＫは通常アクセスにおける正常応答信号、−
ＳＡＣＫは分割アクセスに対するアドレス応答信号及び
アクセス終了応答信号である．そして−ＳＢＵＳＹは分
割アクセス中のマスタが分割アクセス中であることを示
す信号であり、他のマスタに対し分割アクセスの禁止を
示すものである。

〔作用〕

本発明では、Ｉ／Ｏデバイスのようなアクセスタイムの
長いスレーブに対するアクセスを、アドレス転送とデー
タの転送とに分割することにより、長時間のバス占有を
回避し、他のマスタのバスの有効利用をはかることがで
きる。このようにしてバス制御を行うことにより、低速
・高速の２本のバスを１本のバスにおいて共用させるこ
とができるので、情報処理システムの小型化、低コスト
化をはかることができる。しかも高速バスとしての転送
効率の低下を最小限に抑えることができる。

〔実施例〕

本発明の一実施例を第２図〜第６図にもとづき説明する
。

第２図は本発明の一実施例概略構成図、第３図は各マス
タに設けられるマスタ調整回路の１例、第４図は分割ア
クセス・スレーブに設けられる分割アクセス・スレーブ
調停回路の１例、第５図は通常アクセス・スレーブに設
けられる通常アクセス・スレープ応答回路のｌ例、第６
図は本発明の動作説明用タイムチャートである。

第２図では、第１マスタ１〜第３マスタ３の３個のマス
タと、１個の通常アクセス・スレーブ４と、１個の分割
アクセス・スレーブ５でシステムを構威しているケース
である。第２図では、説明の簡略化のため、第１図（Ａ
）で示したアドレスバス、データバス等を省略している
。第２図において第１図（Ａ）と同記号は同一部分を示
し、１９はスタート信号ＳＴＡＲＴが印加されるスター
ト信号線である． 第１マスタ１には各マスタのアクセス要求が競合したと
き予め定められた優先順位にもとづきバス調停を行うマ
スタ調停回路ＩＩが設けられている．また第２マスタ２
、第３マスタ３にもそれぞれ同様なマスタ調停回Ｆｒ１
２、１３が設けられている。なお、この実施例において
、優先順位は優先順位の高い順に第３マスタ、第２マス
タ、第１マスタの順で定義されている。そして通常アク
セス・スレープ４には応答回路１４が設けられ、また分
割アクセス・スレーブ５にはスレープ調停回路ｌ５が設
けられている。

マスタ調停回路の１例を第３図により説明する。

第３図において、２ｌ、２２はフリップ・フロップ（以
下ＦＦという）、２３はナンド・ゲート、２４はアンド
・ゲート、２５はオア・ゲート、２６は３人力のアンド
・ゲート、２７はインパータ、２８、２９、３０はＦＦ
，３１、３２、３３、３４はトライ・ステート、３５、
３６、３７、３８はアンド・ゲート、３９はＦＦである
。

ＦＦ２１はこのマスタが通常アクセス・スレーブ４をア
クセスするときｒｌＪを出力し、ＦＦ２２はこのマスタ
が分割アクセス・スレーブ５をアクセスするときｒｌＪ
を出力するものである。即ち、マスタｌ〜３　（以下単
にマスタという。）はアクセス先のアドレスを解読し、
アクセス先が通常アクセス・スレープ４か分割アクセス
・スレーブ５かに応じて通常アクセス空間信号または分
割アクセス空間信号をＦＦ２　１またはＦＦ２２に印加
する。

アンド・ゲート２６には自マスタより優先権の高いマス
タからのアクセス要求信号ＲＥＱＨとビジー信号一ＢＵ
ＳＹがいずれもＨのとき、つまり優先権の高いマスタか
らのアクセス要求がなく、またビジー状態でないときオ
ン状態である。

したがって、マスタが通常アクセス・スレーブ４をアク
セスするためには、自分より優先権の高いマスタからア
クセス要求がなく、（−ＲＥＱＨ→「１」）、ビジー状
態でもないとき（−ＢＵＳＹ→ｒｌＪ）、通常アクセス
・スレーブ４へのアドレスを出力する。通常アクセス・
スレープ４に対してアクセスが行われるときマスタはこ
のアドレスを解読して通常アクセス空間信号を「１」に
してＦＦ２１に印加し、ＦＦ２　１は「１」を出力し、
オア・ゲート２５も「１」を出力し、インバ一夕２７は
「０」を出力するので、トライステート３ｌはリクエス
ト信号一ＲＥＱを出力して、アクセス要求を指示するこ
とになる。このとき、自分より優先権の高いマスタから
のアクセス要求もなく、また他のマスタがバスを使用中
でなければＲＥＱＨはｒｌＪ、−ＢＵＳＹも「１」とな
っているので、オア・ゲート２５から前記ｒＮが出力さ
れると、アンド・ゲート２６もｒｌＪを出力し、ＦＦ２
８のＱ出力によりトライステート３２はオンとなり−Ｓ
ＴＡＲＴ信号「０」を出力する。

同時に＋ＭＹ−ＳＴＡＲＴ信号が「１」となりＦＦ２１
がリセットされ、結果としてーＲＥＱ信号がオフとなる
。またアンド・ゲート２６から出力される前記「１」は
ＦＦ２９にも印加され、アクセス終了タイミングがＦＦ
２９の端子Ｋに印加されるとき、そのｄ出力によりトラ
イステート３３がオンとなりバス使用中を示す−ＢＵＳ
Ｙ信号ｒＯＪを出力する。

またマスタが分割アクセス・スレーブ５をアクセスする
とき、マスタがアドレス先を解読して分割アクセス空間
信号を「１コにし、ＦＦ２２から「１」が出力される。

このとき、ＲＥＱＨが「ＩＪ、−ＢＵＳＹが「１」であ
ればアンド・ゲート２４が「１」、オア・ゲート２５が
「１」、アンド・ゲート２６がｒｌＪをそれぞれ出力し
、同様にーＲＥＱ，−ＳＴＡＲＴ、−ＢＵＳＹがそれぞ
れ「０」になる。　このとき、アンド・ゲート３５にも
前記分割アドレス空間信号「１」が人力され、「１」が
出力され、ＦＦ３０のＱ側の−ＭＹＳＢＵＳＹ信号がｒ
ＯＪになるので、トライステート３４はオンとなり分割
アクセス・スレーブ５をアクセスしていることを示す−
ＳＢＵＳＹをｒＯＪにする。

分割アクセス・スレーブ調停回路ｌ５の１例を第４図に
示す。

第４図において、４０はデコーダ、４ｌは３人力のアン
ド・ゲート、４２〜４４はアンド・ゲート、４５〜４７
はＦＦ、４８〜５０はアンド・ゲート、５１〜５３はＦ
Ｆ，５４〜５６はトライステート、５７はオア・ゲート
、５８はＦＦ１、５９はトライステート、６０はＦＦ，
６１はトライステート、６２、６３、６４はアンドゲー
トである。

分割アクセス・スレーブ調停回路１５は、第２図で図示
省略したアドレスバス上のアドレスをデコーダ４０で解
読してアクセス先が自分であることを認識すると「１」
を出力する。このときアンド・ゲート４１から「１」が
出力され、ＲＥＱ信号ＲＥＱＩ−ＲＥＱ３で選択された
アンド・ゲート４２〜４４がオンとなり、これに対応し
たトライステート５４〜５６がオンとなり−ＲＥＱＩ〜
３が出力される。この時、出力した−ＲＥＱＩ〜３より
高い優先権を持つＲＥＱＩ〜３がなし、かつ−ＢＵＳＹ
がオフの状態になるまで待ち、前記状態になるとトライ
ステート５９もオンとなり−ＢＵＳＹが出力され、ＦＦ
５Ｂ、６０によりトライステート６ｌもオンとなりーＳ
ＡＣＫが出力される。

通常アクセス・スレープ応答回路１４の１例を第５図に
示す。

第５図において、７ｌはデコーダ、７２はアンド・ゲー
ト、７３はＦＦ，７４はトライステートである。

通常アクセス・スレーブ応答回路１４は、第２図で図示
省略したアドレスバス上のアドレスをデコーダ７１で解
読してアクセス先が自分であることを認識すると「１」
を出力する。このときＳＴＡＲＴ信号が「１」であれば
アンド・ゲート７２からｒｌＪが出力され、トライステ
ート７４がオンとなりーＡＣＫ信号「０」を出力する。

次に本発明の動作を、第６図に示すタイムチャートを参
照して説明する。

（１）　　第６図における時刻ＴＩにおいては、第２図
に示す第１マスタ１〜第３マスタ３からのリクエスト要
求−ＲＥＱＩ〜一ＲＥＱ３が存在しているが、−ＲＥＱ
３が最優先度を有するので第３マスタ３により通常アク
セスが行われ、一ＢＵＳＹ，　一ＳＴＡＲＴが出力され
ている。

（２）時刻Ｔ２において第３マスタによるアクセスが終
了すると−ＲＥＱＩと−ＲＥＱ２が存在するが、優先度
の高いため、第２マスタ２が使用権を得る。このとき第
２マスタ２は分割アクセス・スレーブ５に対する分割ア
クセスを行うものとする。そしてこのため時刻Ｔ３にお
いてーＳＢＵＳＹを出力し、同時にアドレスを出力する
。そしてこれにより分割アクセス・スレーフ５は、その
デコーダ４０により自己のアクセスされたことを認識し
、時刻Ｔ４で−ＳＡＣＫを出力する。また、第２マスタ
２は、時刻Ｔ４で−ＢＵＳＹを「１」にして、ビジー状
態を解放する。しかし−ＳＢＵＳＹはそのまま持続し、
他のマスタに対しスプリントアクセスを禁止する。

（３）時刻Ｔ５において第３マスタ３に対して通常アク
セス・スレープ４に対するアクセス要求が許可され、時
刻Ｔａにおいて通常アクセス・スレーブはーＡＣＫを出
力し、通常アクセスが行われる。

（４）時刻Ｔ６になると、分割アクセス・スレーブ５は
、第２マスタ２に対しデータのリードあるいはライト可
能なタイξングであることを判別し、−ＲＥＱ２を出力
する。そして時刻Ｔ７において−ＳＢＵＳＹを分割アク
セス・スレーブが出力し、時刻Ｔ８で分割アクセス・ス
レーブ５はーＳＡＣＫを出力する。そして分割アクセス
・スレーブでは時刻Ｔ８においてデータアクセスつまり
リードの場合はデータを図示省略したデータバス上に送
出し、ライトの場合はデータバス上のデータを取り込む
。

（５）時刻Ｔ９において−ＳＡＣＫが「１」になり、ま
た第２マスタ２からのーＳＢＵＳＹもｒＮに戻るので、
再び分割アクセス可能となる。

なお、前記説明はマスタの数が３の場合について説明し
たが、本発明は勿論この数に限定されるものではなく、
３以上の場合でも３以下の場合でも同様に実施できる。

そして各マスタにマスタ調停回路を設けた例について説
明したが、勿論これのみに限定されるものではなく、共
通のマスタ調停回路を設けた場合でも本発明は実施でき
る。

〔発明の効果〕

本発明においては、アクセスタイムの比較的長い、例え
ば磁気ディスク装置のような、スレーブに対するアクセ
スを、アドレス転送とデータ転送とに分割することによ
り、長時間にわたってバスを占有することを防止するこ
とができ、その分割された間に主記憶装置のような通常
アクセス・スレープをアクセスすることができる。

したがって、従来のように、磁気ディスク装ばのような
低速スレーブは低速バスで、通常アクセス・スレーブは
高速バスでそれぞれ別々にアクセスするという２本バス
構成をとることが多かったものを、１本のバスによりこ
のような高速スレープと低速スレーブとを混在して使用
することが可能となり、効率的なバス利用をはかること
ができる。

またバスを１本化できることにより小型化、低コスト化
を計ることもできる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構或図、 第３図はマスタ調停回路の１例、 第４図は分割アクセス・スレーブ調停回路の例、 第５図は通常アクセス・スレーブ応答回路の例、 第６図は本発明の動作説明タイムチャート、第７図は従
来例を示す。 ｌ １ １　一第１マスタ　２−・・第２マスタ３−・第３マス
タ　４−通常アクセス・スレーブ５一分割アクセス・ス
レーブ

Claims (1)

1. 【特許請求の範囲】 高速の通常アクセス・スレーブと、低速の分割アクセス
   ・スレーブと、これらの各スレーブにアクセスするマス
   タを具備したデータ処理方式において、 通常アクセス・スレーブ（４）と、分割アクセス・スレ
   ーブ（５）に共通のアドレスバス（１４）とデータバス
   （１５）を設け、 分割アクセス・スレーブ（５）をアクセスするとき、ま
   ずアドレス転送を行ってから一旦バスを解放して通常ア
   クセス・スレーブ（４）をアクセス可能とし、次いでデ
   ータ転送を行うようにしたことを特徴とする高速バスと
   低速バスのバスライン共用化方式。