JPS6331138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6331138A JPS6331138A JP61174769A JP17476986A JPS6331138A JP S6331138 A JPS6331138 A JP S6331138A JP 61174769 A JP61174769 A JP 61174769A JP 17476986 A JP17476986 A JP 17476986A JP S6331138 A JPS6331138 A JP S6331138A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
金属バンプの形成方法であって、半導体基板上に電極膜
とバリヤメタル膜との積層膜をパターンニングして電極
部を形成する。その上に、絶縁膜を被着してパターンニ
ングし、更に、その上に、導電体膜を被着し、導電体膜
を導電層にして金属バンプを鍍金する。次いで、導電体
膜をエツチング除去する。
とバリヤメタル膜との積層膜をパターンニングして電極
部を形成する。その上に、絶縁膜を被着してパターンニ
ングし、更に、その上に、導電体膜を被着し、導電体膜
を導電層にして金属バンプを鍍金する。次いで、導電体
膜をエツチング除去する。
そうすると、金属バンプの接着力が強くなる。
［産業上の利用分野］
本発明は金属バンプを有する半導体装置の製造方法に関
する。
する。
金属バンプを有する半導体装置は、ワイヤーをボンディ
ングする必要がないために、半導体容器の厚みを薄くで
き、且つ、半導体チップのポンディングパッド（電極領
域）も小さくできて、半導体容器を偏平な形状にしてＩ
Ｃカードに組み込んだり、また、半導体装置自体を高集
積化できる利点がある。更に、複数の半導体チップを回
路基板に配置して複合デバイスに形成できるから、電子
回路を高密度実装できる利点があり、このような金属バ
ンプを設けた半導体装置は、従前より良く知られている
構造であるが、最近、その高密度化の面から新たに見立
されている半導体装置の構造である。
ングする必要がないために、半導体容器の厚みを薄くで
き、且つ、半導体チップのポンディングパッド（電極領
域）も小さくできて、半導体容器を偏平な形状にしてＩ
Ｃカードに組み込んだり、また、半導体装置自体を高集
積化できる利点がある。更に、複数の半導体チップを回
路基板に配置して複合デバイスに形成できるから、電子
回路を高密度実装できる利点があり、このような金属バ
ンプを設けた半導体装置は、従前より良く知られている
構造であるが、最近、その高密度化の面から新たに見立
されている半導体装置の構造である。
しかし、金属バンプ自体は電極と十分な接着性をもって
いることが要望されている。
いることが要望されている。
［従来の技術］
従来、このような金属バンプの製造法として、第２図（
ａｌ〜（ｅ）に示すような形成方法が知られている。そ
の概要を説明すると、まず、同図（ａｌに示すように、
半導体基板１上にアルミニウム電極２を設け、そのアル
ミニウム電極２を含む基板全面に、化学気相成長（ＣＶ
Ｄ）法で燐シリケートガラス（Ｐ Ｓ Ｃ）膜３（絶縁
膜）を成長する。なお、このＰＳＧＳ２Ｏ２わりに、酸
化シリコン（Ｓｉ０２）膜を用いる場合もある。
ａｌ〜（ｅ）に示すような形成方法が知られている。そ
の概要を説明すると、まず、同図（ａｌに示すように、
半導体基板１上にアルミニウム電極２を設け、そのアル
ミニウム電極２を含む基板全面に、化学気相成長（ＣＶ
Ｄ）法で燐シリケートガラス（Ｐ Ｓ Ｃ）膜３（絶縁
膜）を成長する。なお、このＰＳＧＳ２Ｏ２わりに、酸
化シリコン（Ｓｉ０２）膜を用いる場合もある。
次いで、第２図（ｂｌに示すように、ＰＳＧＳ２Ｏ２に
第１のレジスト膜を塗布し、露光・現像して電極上の所
定位置を開口した第１のレジスト膜パターン４を設け、
そのレジスト膜パターン４をマスクにしてＰＳＧＳ２Ｏ
２ツチングして、電極上に開口部５を形成する。
第１のレジスト膜を塗布し、露光・現像して電極上の所
定位置を開口した第１のレジスト膜パターン４を設け、
そのレジスト膜パターン４をマスクにしてＰＳＧＳ２Ｏ
２ツチングして、電極上に開口部５を形成する。
次いで、レジスト膜パターン４を除去した後、第２図（
Ｃ）に示すように、開口部５を含むＰＳＧ膜３上に、チ
タン（Ｔｆ）と銅（Ｃｕ）とニアケル（Ｎｉ）の３層か
らなるバリヤメタル膜６ （膜厚１〜２μｍ程度）をス
パッタ法で被着する。次いで、同図（ｄｌに示すように
、その上に第２のレジスト膜を塗布し、露光・現像して
前記開口部５の位置に開口部よりやや広い窓部を有する
第２のレジスト膜パターン７を設け、そのレジスト膜パ
ターンをマスクにして、窓部に半田（ＰｂＳｎ）バンプ
８を鍍金（メッキ）法で被着する。その時、バリヤメタ
ル膜６は電気鍍金のための導電層として利用される。
Ｃ）に示すように、開口部５を含むＰＳＧ膜３上に、チ
タン（Ｔｆ）と銅（Ｃｕ）とニアケル（Ｎｉ）の３層か
らなるバリヤメタル膜６ （膜厚１〜２μｍ程度）をス
パッタ法で被着する。次いで、同図（ｄｌに示すように
、その上に第２のレジスト膜を塗布し、露光・現像して
前記開口部５の位置に開口部よりやや広い窓部を有する
第２のレジスト膜パターン７を設け、そのレジスト膜パ
ターンをマスクにして、窓部に半田（ＰｂＳｎ）バンプ
８を鍍金（メッキ）法で被着する。その時、バリヤメタ
ル膜６は電気鍍金のための導電層として利用される。
次いで、第２図（ｅ）に示すように、レジスト膜パター
ン７を除去し、更に、半田バンプ電極８をマスクにして
、露出したバリヤメタル膜６を除去する。このバリヤメ
タル膜６の除去には硝酸と燐酸の混液にッケル、銅の除
去）と燐酸（チタンの除去）のウェットエツチングをお
こなうが、それはドライエツチングではバンプ電極がエ
ツチングされるから、ウェットエツチングをおこなうも
のである。
ン７を除去し、更に、半田バンプ電極８をマスクにして
、露出したバリヤメタル膜６を除去する。このバリヤメ
タル膜６の除去には硝酸と燐酸の混液にッケル、銅の除
去）と燐酸（チタンの除去）のウェットエツチングをお
こなうが、それはドライエツチングではバンプ電極がエ
ツチングされるから、ウェットエツチングをおこなうも
のである。
次いで、図示していないが、熱処理して半田バンプを溶
融し、球状とする。尚、半田バンプの代わりに、金（Ａ
ｕ）バンプ８を形成する場合があるが、その形成方法も
ほぼ同様である。
融し、球状とする。尚、半田バンプの代わりに、金（Ａ
ｕ）バンプ８を形成する場合があるが、その形成方法も
ほぼ同様である。
〔発明が解決しようとする問題点］
ところで、このような金属バンプの形成方法において、
バリヤメタル膜６は電極とバンプとが直接接触して反応
しないように介在させるものであるが、このバリヤメタ
ル膜６はまた、上記のように電気鍍金のための導電層と
しても利用されている。
バリヤメタル膜６は電極とバンプとが直接接触して反応
しないように介在させるものであるが、このバリヤメタ
ル膜６はまた、上記のように電気鍍金のための導電層と
しても利用されている。
そうして、最後に、第２図（Ｑ）で説明したように、半
田バンプ電極８をマスクとして、露出したバリヤメタル
膜６をエツチング除去する。
田バンプ電極８をマスクとして、露出したバリヤメタル
膜６をエツチング除去する。
しかし、そのエツチングの際に、半田バンプの下層まで
サイドエツチングが進んで（第２図（ｂｌ参、照）、半
田バンプと電極との接着力が弱くなり、半田バンプが外
れ易いと云う欠点がある。
サイドエツチングが進んで（第２図（ｂｌ参、照）、半
田バンプと電極との接着力が弱くなり、半田バンプが外
れ易いと云う欠点がある。
本発明は、このような重要な欠点を解消させて、金属バ
ンプを設けた半導体装置の信鎖性を高める形成方法を提
案するものである。
ンプを設けた半導体装置の信鎖性を高める形成方法を提
案するものである。
［問題点を解決するための手段］
その目的は、半導体基板上に電極膜とバリヤメタル膜と
を積層被着して電極部を形成した後、全面に絶縁膜を被
着し、パターンニングして電極部を開口する工程、次い
で、全面に導電体膜を被着し、パターンニングして電極
部を開口する工程、次いで、該開口部に金属バンプを形
成した後、前記導電体膜をエツチング除去する工程が含
まれる製造方法によって達成される。
を積層被着して電極部を形成した後、全面に絶縁膜を被
着し、パターンニングして電極部を開口する工程、次い
で、全面に導電体膜を被着し、パターンニングして電極
部を開口する工程、次いで、該開口部に金属バンプを形
成した後、前記導電体膜をエツチング除去する工程が含
まれる製造方法によって達成される。
［作用コ
即ち、本発明は、予め、半導体基板上に電極膜とバリヤ
メタル膜との積層膜をパターンニングした電極部を形成
し、その上に絶縁膜を被着し、更に、バリヤメタル膜と
異質の導電体膜を被着し、その導電体膜を導電層にして
金属バンプを鍍金する。最後に、導電体膜をエツチング
除去する。
メタル膜との積層膜をパターンニングした電極部を形成
し、その上に絶縁膜を被着し、更に、バリヤメタル膜と
異質の導電体膜を被着し、その導電体膜を導電層にして
金属バンプを鍍金する。最後に、導電体膜をエツチング
除去する。
そうすれば、サイドエツチングがなくなって、金属バン
プの接着力が強くなり、半導体装置の信顧性が向上する
。
プの接着力が強くなり、半導体装置の信顧性が向上する
。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図＋ａｌ〜（ｇ）は本発明にかかる形成方法の工程
順断面図を示している。まず、同図（ａ）に示すように
、半導体基板１１上にアルミニウム膜（膜厚１〜２μｍ
）と、チタン（Ｔｉ）と銅（Ｃｕ）とニッケル（Ｎｉ）
との３層からなるバリヤメタル膜（合計膜厚０．５〜１
μｍ程度）をスパッタ法で被着し、これをレジスト膜パ
ターン（図示せず）をマスクにしてエツチングして、バ
リヤメタル膜１２を被覆したアルミニウム電極１３とし
、更に、その上に、ＣＶＤ法でＰＳＧ膜１４（膜厚１μ
ｍ程度）を成長する。
順断面図を示している。まず、同図（ａ）に示すように
、半導体基板１１上にアルミニウム膜（膜厚１〜２μｍ
）と、チタン（Ｔｉ）と銅（Ｃｕ）とニッケル（Ｎｉ）
との３層からなるバリヤメタル膜（合計膜厚０．５〜１
μｍ程度）をスパッタ法で被着し、これをレジスト膜パ
ターン（図示せず）をマスクにしてエツチングして、バ
リヤメタル膜１２を被覆したアルミニウム電極１３とし
、更に、その上に、ＣＶＤ法でＰＳＧ膜１４（膜厚１μ
ｍ程度）を成長する。
次いで、第１図（ｂｌに示すように、ＰＳＧ膜１４の上
に第１のレジスト膜を塗布し、露光・現像して電極上の
所定位置を開口した第１のレジスト膜パターン４を設け
、そのレジスト膜パターン１５をマスクにしてＰＳＧ膜
１４をエツチングして、電極に開口部１６を形成する。
に第１のレジスト膜を塗布し、露光・現像して電極上の
所定位置を開口した第１のレジスト膜パターン４を設け
、そのレジスト膜パターン１５をマスクにしてＰＳＧ膜
１４をエツチングして、電極に開口部１６を形成する。
次いで、レジスト膜パターン１５を除去した後、第１図
（Ｃ）に示すように、開口部１６を含むＰＳＧ膜１膜上
４上ルミニウム膜１７（膜厚３０００〜６０００人）を
スパッタ法で被着する。次いで、同図（ｄ）に示すよう
に、その上に第２のレジスト膜を塗布し、露光・現像し
て前記開口部１６の位置に開口部よりやや狭い窓部を有
する第２のレジスト膜パターン１８を設け、そのレジス
ト膜パターンをマスクにして、開口部１６のアルミニウ
ム膜１７をエツチング除去する。
（Ｃ）に示すように、開口部１６を含むＰＳＧ膜１膜上
４上ルミニウム膜１７（膜厚３０００〜６０００人）を
スパッタ法で被着する。次いで、同図（ｄ）に示すよう
に、その上に第２のレジスト膜を塗布し、露光・現像し
て前記開口部１６の位置に開口部よりやや狭い窓部を有
する第２のレジスト膜パターン１８を設け、そのレジス
ト膜パターンをマスクにして、開口部１６のアルミニウ
ム膜１７をエツチング除去する。
次いで、レジスト膜パターン１８を除去した後、第１図
（ｅ）に示すように、その上面に第３のレジスト膜を塗
布し、露光・現像して前記開口部１６の位置に開口部よ
りやや広い窓部を有する第３のレジスト膜パターン１９
を設け、そのレジスト膜パターンをマスクにして、窓部
に膜厚１００〜１５０μｍの厚い半田バンプ２０を鍍金
法で被着する。その時、アルミニウム膜１７を電気鍍金
のための導電層として用いる。
（ｅ）に示すように、その上面に第３のレジスト膜を塗
布し、露光・現像して前記開口部１６の位置に開口部よ
りやや広い窓部を有する第３のレジスト膜パターン１９
を設け、そのレジスト膜パターンをマスクにして、窓部
に膜厚１００〜１５０μｍの厚い半田バンプ２０を鍍金
法で被着する。その時、アルミニウム膜１７を電気鍍金
のための導電層として用いる。
次いで、レジスト膜パターン１９を除去した後、第１図
（ｆ）に示すように、アルミニウム膜１７を熱硫酸液で
エツチング除去する。この時、バリヤメタル膜１２は熱
硫酸ではエツチングされない。次いで、同図（幻に示す
ように、３００℃程度に加熱して、球状の半田バンブ２
０を完成する。
（ｆ）に示すように、アルミニウム膜１７を熱硫酸液で
エツチング除去する。この時、バリヤメタル膜１２は熱
硫酸ではエツチングされない。次いで、同図（幻に示す
ように、３００℃程度に加熱して、球状の半田バンブ２
０を完成する。
このような形成方法を採れば、パイヤメタル膜のサイド
エツチングがなくなり、金属バンプの接着性が強化され
て、金属バンプの外れを防止することができ、半導体装
置が高信頬化される。
エツチングがなくなり、金属バンプの接着性が強化され
て、金属バンプの外れを防止することができ、半導体装
置が高信頬化される。
なお、この形成方法の要旨は、金バンプを形成する半導
体装置にも適用できることは云うまでもない。
体装置にも適用できることは云うまでもない。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ば金属バンプの接着力が強くなって、金属バンプを設け
る半導体装置の信頬性向上に大きな効果があるものであ
る。
ば金属バンプの接着力が強くなって、金属バンプを設け
る半導体装置の信頬性向上に大きな効果があるものであ
る。
第１図（ａ）〜（ｇ）は本発明にかかる形成方法の工程
順断面図、 第２図（ａ）〜（Ｑ）は従来の形成方法の工程順断面図
である。 図において、 １．１１は半導体基板、 ２．１３はアルミニウム電極、 ３．１４はＰＳＧ膜、 ４、 ７．１５．１８．１９はレジスト膜パターン、５
．１６は開口部、 ６．１２はバリヤメタル膜、 ８．２０は半田バンブ、 １７はアルミニウム膜（導電体膜） を示している。 ４発時に１・ひＳＯハ′万迂シエ裸象灯面の第１図 半謬θ１４ ｔ＝ ｖ−Ｐｊ形賎方ｊりｌ若ｌゆ酎面図
第１図
順断面図、 第２図（ａ）〜（Ｑ）は従来の形成方法の工程順断面図
である。 図において、 １．１１は半導体基板、 ２．１３はアルミニウム電極、 ３．１４はＰＳＧ膜、 ４、 ７．１５．１８．１９はレジスト膜パターン、５
．１６は開口部、 ６．１２はバリヤメタル膜、 ８．２０は半田バンブ、 １７はアルミニウム膜（導電体膜） を示している。 ４発時に１・ひＳＯハ′万迂シエ裸象灯面の第１図 半謬θ１４ ｔ＝ ｖ−Ｐｊ形賎方ｊりｌ若ｌゆ酎面図
第１図
Claims (1)
- 【特許請求の範囲】 半導体基板上に電極膜とバリヤメタル膜とを積層被着
して電極部を形成した後、全面に絶縁膜を被着し、該絶
縁膜をパターンニングして電極部を開口する工程、 次いで、全面に導電体膜を被着し、該導電体膜をパター
ンニングして電極部を開口する工程、次いで、該開口部
に金属バンプを形成した後、前記導電体膜をエッチング
除去する工程が含まれてなることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174769A JPS6331138A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174769A JPS6331138A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331138A true JPS6331138A (ja) | 1988-02-09 |
Family
ID=15984346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174769A Pending JPS6331138A (ja) | 1986-07-24 | 1986-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331138A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661742A1 (en) * | 1993-12-29 | 1995-07-05 | Dow Corning Corporation | Integrated circuits with passivation and metallization for hermetic protection |
| WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
| EP0485151B1 (en) * | 1990-11-05 | 1999-05-12 | Fujitsu Limited | Surface acoustic wave device |
| US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
| US6461953B1 (en) | 1998-08-10 | 2002-10-08 | Fujitsu Limited | Solder bump forming method, electronic component mounting method, and electronic component mounting structure |
| US8323765B2 (en) | 2007-05-03 | 2012-12-04 | Pilepro, Llc | Arrangement of multiple sheet pile components and welding profile therefor |
-
1986
- 1986-07-24 JP JP61174769A patent/JPS6331138A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0485151B1 (en) * | 1990-11-05 | 1999-05-12 | Fujitsu Limited | Surface acoustic wave device |
| EP0661742A1 (en) * | 1993-12-29 | 1995-07-05 | Dow Corning Corporation | Integrated circuits with passivation and metallization for hermetic protection |
| WO1996021944A1 (en) * | 1995-01-13 | 1996-07-18 | National Semiconductor Corporation | Method and apparatus for capping metallization layer |
| US6111317A (en) * | 1996-01-18 | 2000-08-29 | Kabushiki Kaisha Toshiba | Flip-chip connection type semiconductor integrated circuit device |
| US6461953B1 (en) | 1998-08-10 | 2002-10-08 | Fujitsu Limited | Solder bump forming method, electronic component mounting method, and electronic component mounting structure |
| US8323765B2 (en) | 2007-05-03 | 2012-12-04 | Pilepro, Llc | Arrangement of multiple sheet pile components and welding profile therefor |
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