JPS63258117A - Ｄ／ａ変換器のテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ／Ａ変換器のテスト回路に関するものである
。

〔従来の技術〕

従来のＤ／Ａ変換器のテスト回路の一例を第４図に示し
説明する。

図において、９はディジタルコードＤ１〜Ｄ、をアナロ
グ信号に変換するＤ／Ａ変換器、１０はこのＤ／Ａ変換
器１１の出力を入力とするサンプルホールド回路、１１
はこのサンプルホールド回路１０の出力側に接続された
帯域通過フィルタである。

そして、従来のＤ／Ａ変換器のテストは、この第４図に
示す構成で実施されていた。すなわち、任、意のディジ
タルコードＤ！〜Ｄ、が入力され、測定対象となるＤ／
Ａ変換器９ととのＤ／Ａ変換器９の出力信号ｆを入力と
するサンプルホールド回路１０およびこのサンプルホー
ルド回路１０の出力を入力とする帯域通過フィルタ１１
で構成されていた。

第５図および第６図は第４図の動作説明に供する波形図
で、第５図、第６図の（ａ）は第４図におけるＤ／Ａ変
換器９の出力信号ｆを示したものであシ、第５図、第６
　図０（ｂ）ハフ’　（シ、Ｊ　／Ｉ／　：ｙ　−）”
ＤＩ　−ｖｌｌＬを示したものである。そして、第５図
および第６図において、０）はグリッジを示し、第６図
において、ＴはＴ−工である。

ｘ 第４図において、 （１）第５図比示すように、ディジタルコードＤ。

〜Ｄｎ（第５図（ｂ）参照）を時刻ｔ＝＝ｍｏに、Ｄ／
Ａ変換器９に入力し、その出力信号ｆ（第５図（、）参
照）を一定時間τ後にサンプルホールド回ｆＭｒ１０”
Ｔ：ｆンプルホールドし、読み取シ、ディジタル入力コ
ードに対する理想値との比較および判定を行う。

（２）第６図に示すように、予め周波数ｆｘの正弦波が
得られるようなディジタルコードＤ１〜Ｄｎ（第６図（
ｂ）参照）をＤ／Ａ変換器９に入力し、このＤ／Ａ変換
器９の出力信号ｆ（第６図（ａ）参照）を周波数ｆ、に
比較して十分高い周波数ｆ８でサンプルホールド回路１
０にてサンプルホールドし、中心周波数が周波数ｆｘに
設定された帯域通過フィルタ１１に入力し、そのフィル
タ出力の正弦波振幅を読み取υディジタル入力コードに
対する理想値との比較および判定を行うことにより、第
５図（ａ）あるいは第６図（ａ）におけるＤ／Ａ変換器
１１の出力信号ａに示したディジタル入力コードの変化
点に発生する過渡現象、いわゆる、グリッジの影響を除
去し、安定な測定が可能であった。

〔発明が解決しようとする問題点〕

上述した従来のＤ／Ａ変換器のテスト回路では、安定な
測定を行うためグリッジの影響を除去する構成となって
いるので、グリッジの発生量の測定ができないという問
題点があった。

〔問題点を解決するための手段〕

本発明のＤ／Ａ変換器のテスト回路は、マスタクロック
を入力としディジタルコードを測定対象ととなるＤ／Ａ
変換器に出力するカウンタと、上記マスタクロックを入
力とする積分器と、この積分器の出力および上記Ｄ／Ａ
変換器の出力を入力とする減算器と、この減算器の出力
を入力とするピーク値ホールド回路によ列構成されるよ
う托したものである。

〔作用〕

本発明においては、Ｄ／Ａ変換器の出力から積分器の出
力を減算し、その減算結果の最大値、最小値をピーク値
ホールド回路で検出することにより、Ｄ／Ａ変換器の出
力に発生する誤差電圧の最大値。

最小値の測定を可能にする。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明によるＤ／Ａ変換器のテスト回路の一実
施例を示すブロック図である。

図において、１はマスタクロックＣＬＫを入力とするｎ
ビットカウンタ、２はこのｎビットカウンタ１のパラレ
ル出力であるディジタルコードＤ１〜Ｄ、を入力とする
ｎピッ）　Ｄ／Ａ変換器である。

そして、上記ｎビットカウンタ１はマスタクロックＣＬ
Ｋを入力としディジタルコードＤ１〜Ｄｎを測定対象と
なるＤ／Ａ変換器に出力するように構成されている。３
はマスタクロックＣＬＫを入力とする積分器、４はこの
積分器３の出力すおよび上記ｎピッ）　Ｄ／Ａ変換器２
の出力１を入力とする減算器で、この減算器４はｎピッ
）　Ｄ／Ａ変換器２の出力ａから積分器３の出力すを差
し引くように構成されている。５はこの減算器４の出力
Ｃを入力とするピーク値ホールド回路で、このピーク値
ホールド回路５は減算器４の出力Ｃの最大値および最小
値を検出し保持するように構成されている。ｄ。

ｅはピーク値ホールド回路５の出力である〇第２図は第
１図の動作説明に供する各部の波形を示す波形図で、（
＆）はマスタクロックＣＬＫを示し九ものであ！Ｄ、（
ｂ）はｎビットカウンタ１のパラレル出力であるディジ
タルコードＤｓ＝Ｄｎ　％　（ｃ）ハｎビットＤ／Ａ変
換器２の出力ａ　、　（ｄ）は積分器３の出力ｂ　Ｎ　
（＠）は減算器４の出力ｅ　％　（ｆ）はピーク値ホー
ルド回路５の出力ｄ、・を示したものである。そして、
第２図（ｅ）　Ｋ示すロビッ）　Ｄ／Ａ変換器２の出力
ａにおけるＬＳＢは最下位桁（ビット）を示し、第２図
（・）に示す減算器４の出力Ｃにおける（口）はグリッ
ジによるエラーを示す。

第３図は第１図における積分器３の実施例を示すブロッ
ク図で、（ａ）はスイッチトキャパシタ積分器用の各信
号を発生する回路を示したものであシ、（ｂ）はスイツ
チトキャパシタ積分器の一例を示したものである。

第３図（ａ）において、６はｉスタクロックＣＬＫを入
力としスイツチトキャパシタ積分器用りロックφ重。

φ：を発生するクロック発生回路、７はマスタクロック
ＣＬＫを入力としスイッチトキャパシタ積分器用リセッ
ト信号Ｒ８Ｔを発生するリセット信号発生回路である。

第３図６）において、ｖｒ＠ｆは基準電圧、φｌ、φ２
はクロック、Ｒ８Ｔはリセット信号、５１ｐＢ２・・・
８３はスイッチ、ｃｌｌ　ｃ、はコンデンサ、８は演算
増幅器である。なお、ｂは積分器出力である。

つぎに第１図に示す実施例の動作を第２図および第３図
を参照して説明する。

まず、第２図（ａ）に示すようなマスタクロックＣＬＫ
がｎビットカウンタ１に入力される。そして、このｎビ
ットカラ／り１ではマスタクロックＣＬＫ１周期に１ビ
ツト加算が行なわれる。したがって、ｎビットカウンタ
１のパラレル出力であるディジタルコードＤ１〜Ｄｎ（
第２図（ｂ）参照）はマスタクロックＣＬＫにより１ビ
ットずつデータが増加する。

したがって、ディジタルコードＤ１〜Ｄ亀が入力される
ｎピッ）　Ｄ／Ａ変換器２の出力１は第２図（ｅ）Ｋ示
すようなデータの切シ換シ時の過渡現象（グリッジ）を
有する階段状の波形になる。

一方、マスタクロックＣＬＫは積分器３にも入力される
。この積分器３は、例えば、第３図に示すよう彦スイツ
チトキャパシタ積分器で実現される。

そして、この第３図の詳しい動作については後述するが
、積分器３の出力ｂＫはｎピッ）　Ｄ／Ａ変換器２の期
待値（アナログ電圧）が得られる。

したがって、測定対象となっているｎピッ）Ｄ／Ａ変換
器２の出力ａ（第２図（ｃ）参照）から積分器３の出力
ｂ（第２図（ｄ）参照）を減算器４で差し引くと、第２
図（、）における減算器４の出力ｅＫ示すように、ｎピ
ッ）　Ｄ／Ａ変換器２の量子化誤差と容量誤差およびグ
リッジを含む誤差電圧が得られる。

そして、第２図（＠）Ｋ示すのこぎり波状の誤差はｎピ
ッ）　Ｄ／Ａ変換器２の量子化誤差に起因し、インパル
ス状の誤差はグリッジに起因する。この第２ｄマ 図（ｄ）に示す積分器３の出力すにおいて、１τ−＝５
Ｂ −ｒ−であシ、また、第２図（ｅ）に示す減算器４の出
力Ｃにおいて、（ロ）はグリッジによるエラーを示す０ つぎに１減算器４の出力Ｃをピーク値ホールド回路５に
入力すれば、その出力ｄには誤差電圧の最大値Ｖｐ１が
、出力のには誤差電圧の最小値マｐ２がそれぞれ検出お
よび保持される。ここで、マｐｌ＋Ｖｐ２は誤差電圧の
それぞれ最大値、最小値であシ、グリッジの電圧とはか
ぎらないが量子化誤差、容量誤差よりも小さなグリッジ
はｎビットＤ／Ａ変換器２の動作になんら悪影響を与え
ないので、測定する。必要はない。

つぎに第３図に示す積分器の動作について説明する。

まず、クロック発生回路６およびリセット信号発生回路
ＴはマスタクロックＣＬＫＫ基いてスイッチトキャパシ
タ積分器用クロックφｌ、φ２およびリセット信号Ｒ８
Ｔをそれぞれ発生する。そして、第１図に示すｎピッ）
　Ｄ／Ａ変換器２の測定開始前まで、リセット信号Ｒ８
Ｔ　ＫよシスイッチＳ、が短絡されておシ、コンデンサ
Ｃ２に蓄積される電荷はクリアーされている。そして、
測定開始とともにスイッチＳｔが開放となシ、コンデン
サＣ２に電荷が蓄積される。

ここで、積分器の出力すの電圧をｖｂとすると、ｊωＴ
ｅ で表わされる。ただし、ｚ＝ｘ＠　　　ｌω：信号周波
数　Ｔ　ｃ　：クロツク周波数。

したがって、クロックφｌ、φ２をマスタクロックＣＬ
Ｋよシ十分高く設定すれば、 を得る。したがって、基準電圧Ｍｒ＠１．コンデ／すＣ
１＊Ｃ２を となるように調整すれば、Ｄ／Ａ変換器の理想値（アナ
ログ電圧が得られる（第２図（ｄ）に示す積分器３の出
力す参照）。

〔発明の効果〕

以上説明したように、本発明は、Ｄ／Ａ変換器の出力か
ら積分器の出力を減算し、その減算結果の最大値、最小
値をピーク値ホールド回路で検出することにより、Ｄ／
Ａ変換器の出力に発生する誤差電圧の最大値、最小値の
測定を可能にする。したがって、本発明によれば、Ｄ／
Ａ変換器の量子化誤差、容量誤差よシも大きくかつイン
パルス的に発生するグリッジの波高値も測定できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明によるＤ／Ａ変換器のテスト回路の一実
施例を示すブロック図、第２図は第１図の動作説明に供
する各部の波形を示す波形図、第３図は第１図における
積分器の実施例を示す構成図、第４図は従来のＤ／Ａ変
換器のテスト回路の一例を示すブロック図、第５図およ
び第６図は第４図の動作説明に供する波形図である。。 １・・・・ｎビットカウンタ（カウンタ）、２・・・・
ｎピッ）　Ｄ／Ａ変換器（Ｄ／Ａ変換器）、３・・・・
積分器、４・・・・減算器、５・・・・ピーク値ホール
ド回路。 第１図 第６図 （ｂ）　ＤＩ　−Ｄ１１ 箕３図 （Ｑ） や２ 第４図 第５図

Claims (1)

【特許請求の範囲】
1. マスタクロックを入力としディジタルコードを測定対象
   となるＤ／Ａ変換器に出力するカウンタと、前記マスタ
   クロックを入力とする積分器と、この積分器の出力およ
   び前記Ｄ／Ａ変換器の出力を入力とする減算器と、この
   減算器の出力を入力とするピーク値ホールド回路により
   構成されることを特徴とするＤ／Ａ変換器のテスト回路
   。