JPH03143027A - ３値出力形ｄ／ａ変換器 - Google Patents
３値出力形ｄ／ａ変換器Info
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- JPH03143027A JPH03143027A JP1280736A JP28073689A JPH03143027A JP H03143027 A JPH03143027 A JP H03143027A JP 1280736 A JP1280736 A JP 1280736A JP 28073689 A JP28073689 A JP 28073689A JP H03143027 A JPH03143027 A JP H03143027A
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- Japan
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/464—Details of the digital/analogue conversion in the feedback path
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要１
オーバーサンプリング形Ａ／Ｄ変換器などに用いられる
３値出力形Ｄ／Ａ変換蒸に関し。
３値出力形Ｄ／Ａ変換蒸に関し。
３値出力形Ｄ／Ａ変換器の出力特性の直線性を改冴する
ことを目的とし。
ことを目的とし。
ディジタル入力信号の＋ｌレベルに対応する第１のアナ
ログ電圧を発生する第１のアナログ信号発生回路と、−
ルベルに対応する第２のアナログ信号を発生する第２の
アナログ信号発生回路と、第１のアナログ信号と第２の
アナログ信号の中点重圧を演算することでＯレベルに対
応する第３のアナログ信号を発生する第３のアナログ信
号発生回路と、ディジタル入力信号に応じて第１゜第２
．第３のアナログ信号のうちの一つを選択して出力する
セレクタとを具備してなる。
ログ電圧を発生する第１のアナログ信号発生回路と、−
ルベルに対応する第２のアナログ信号を発生する第２の
アナログ信号発生回路と、第１のアナログ信号と第２の
アナログ信号の中点重圧を演算することでＯレベルに対
応する第３のアナログ信号を発生する第３のアナログ信
号発生回路と、ディジタル入力信号に応じて第１゜第２
．第３のアナログ信号のうちの一つを選択して出力する
セレクタとを具備してなる。
［産業上の利用分野１
本発明は９例えばオーバーサンプリング形Ａ／Ｄ変換器
などに用いられる３値出力形Ｄ／Ａ変換器に関する。
などに用いられる３値出力形Ｄ／Ａ変換器に関する。
現在、オーバーサンプリング形Ａ／Ｄ変換器が脚光を浴
びている。これはサンプリング周波数を最終的に必要な
変換信号帯域に対し、数十倍から数百倍にすることによ
り。
びている。これはサンプリング周波数を最終的に必要な
変換信号帯域に対し、数十倍から数百倍にすることによ
り。
■Ａ／ＤＡ／Ｄ変換器し雑音の混入を防止するためのア
ナログ前置フィルタの次数を低くすることができ、それ
によりアナログ回路の回路規模を大幅に削減することが
できる。
ナログ前置フィルタの次数を低くすることができ、それ
によりアナログ回路の回路規模を大幅に削減することが
できる。
■高精度Ｄ／Ａ変換器を必要としないで高い分解能を得
ることができるので、Ｄ／Ａ変換器のアナログ回路に精
度の低いものを用いることができる。
ることができるので、Ｄ／Ａ変換器のアナログ回路に精
度の低いものを用いることができる。
などの利点があるからである。
このようにアナログ回路の精度の低減および回路規模の
削減を図れるかわりに、ディジタル回路量が増大するこ
とになるが、大規模なディジタル回路の製造は集積化技
術の進展によりあまり苦にはならなくなってきているの
で、オーバーサンプリング形Ａ／Ｄ変換器の一層の利用
が期待されている。
削減を図れるかわりに、ディジタル回路量が増大するこ
とになるが、大規模なディジタル回路の製造は集積化技
術の進展によりあまり苦にはならなくなってきているの
で、オーバーサンプリング形Ａ／Ｄ変換器の一層の利用
が期待されている。
かかるオーバーサンプリング形Ａ／Ｄ変換器では、その
出力のＳ／Ｎ特性を良＜シ、且つ安定動作させるために
、このＡ／Ｄ変換器内に備えられているＤ／Ａ変換器を
多ビット化し出力の直線性を良くすることが必要とされ
ている。
出力のＳ／Ｎ特性を良＜シ、且つ安定動作させるために
、このＡ／Ｄ変換器内に備えられているＤ／Ａ変換器を
多ビット化し出力の直線性を良くすることが必要とされ
ている。
〔従来の技術１
従来のオーバーサンプリング形Ａ／Ｄ変換器の構成例が
第５図に示される。図中、差分器１０はアナログ入力信
号Ｖａと、Ｄ／Ａ変換器から出力される前サンプリング
点のアナログ入力信号Ｖｄとの差分を演算する回路であ
る。積分器１１は差分２３ ｔ ｏの出力信号を積分し
て出力する回路であり、比較器１２はその積分出力を所
定のしきい値で識別して＋ルーベルと一ルベルのｌビッ
トのディジタル信号に変換する回路であり、このディジ
タル信号はアナログ入力信号波形に応じて＋ルベル部分
と一ルベル部分の粗密状態が変わるような信号となる。
第５図に示される。図中、差分器１０はアナログ入力信
号Ｖａと、Ｄ／Ａ変換器から出力される前サンプリング
点のアナログ入力信号Ｖｄとの差分を演算する回路であ
る。積分器１１は差分２３ ｔ ｏの出力信号を積分し
て出力する回路であり、比較器１２はその積分出力を所
定のしきい値で識別して＋ルーベルと一ルベルのｌビッ
トのディジタル信号に変換する回路であり、このディジ
タル信号はアナログ入力信号波形に応じて＋ルベル部分
と一ルベル部分の粗密状態が変わるような信号となる。
またｌクロック遅延回路１４は比較器１２のディジタル
出力信号を１クロック分遅延させる回路であり、Ｄ／Ａ
変換器１５はその遅延ディジタル出力信号を＋ルーベル
対応のアナログ信号Ｖｐと一ルベル対応のアナログ信号
Ｖｎとに変換する２値出力型のＡ／Ｄ変換器であり、そ
の出力信号は前サンプリング点のアナログ入力信号Ｖｄ
として差分器ＩＯに人力される。
出力信号を１クロック分遅延させる回路であり、Ｄ／Ａ
変換器１５はその遅延ディジタル出力信号を＋ルーベル
対応のアナログ信号Ｖｐと一ルベル対応のアナログ信号
Ｖｎとに変換する２値出力型のＡ／Ｄ変換器であり、そ
の出力信号は前サンプリング点のアナログ入力信号Ｖｄ
として差分器ＩＯに人力される。
ディジタルフィルタ１３は比較器１２のディジタル信号
を通すことにより１元のアナログ入力信号Ｖａをディジ
タル信号に変換する回路である。
を通すことにより１元のアナログ入力信号Ｖａをディジ
タル信号に変換する回路である。
〔発明が解決しようとする課題］
この従来形のオーバーサンプリング型Ａ／Ｄ変換器では
、その分解能を上げるためには。
、その分解能を上げるためには。
■サンプリング周波数を上げる。
■積分器の次数を上げる（２次以上）。
■それに使用しているＤ／Ａ変換器のビット精度を上げ
る。
る。
などの方法が考えられる。例えば■、■の方法による場
合、第７図に示されるような２次のΣΔ変調器を使用し
た場合９分解能を２．５ビツト上げる。この次数を上げ
た場合、量子化誤差が大きいと（Ｄ／Ａのビット数が低
い）９図内の積分器が飽和してしまう。これを安定動作
させるためにはＤ／Ａ変換器のビット数を上げる必要が
ある。
合、第７図に示されるような２次のΣΔ変調器を使用し
た場合９分解能を２．５ビツト上げる。この次数を上げ
た場合、量子化誤差が大きいと（Ｄ／Ａのビット数が低
い）９図内の積分器が飽和してしまう。これを安定動作
させるためにはＤ／Ａ変換器のビット数を上げる必要が
ある。
■の方法による場合、現在、Ｄ／Ａ変換器１５としては
１ビツト出力タイプのものが主流となっているので、こ
れを例えば２ビツト出力タイプにビット精度を上げるこ
とになるが、その場合、１ビツト出力形Ｄ／Ａ変換器に
比べて、その直線性が問題となってくる。
１ビツト出力タイプのものが主流となっているので、こ
れを例えば２ビツト出力タイプにビット精度を上げるこ
とになるが、その場合、１ビツト出力形Ｄ／Ａ変換器に
比べて、その直線性が問題となってくる。
すなわち１ビツト出力形（すなわち＋ルーベルと−ｉレ
ベルの２値出力形）の場合には、＋ルーベルと一ルベル
間に中間値がないので原理的には各出力値間の非直線性
は存在せず９例えば第４図に点線で示されるように、直
流オフセットが生じるのみである。この直流オフセット
の影響が後段のディジタルフィルタ１３で除去すること
ができるので、その存在は問題とはならない。
ベルの２値出力形）の場合には、＋ルーベルと一ルベル
間に中間値がないので原理的には各出力値間の非直線性
は存在せず９例えば第４図に点線で示されるように、直
流オフセットが生じるのみである。この直流オフセット
の影響が後段のディジタルフィルタ１３で除去すること
ができるので、その存在は問題とはならない。
一方、２ビツト出力形（例えば＋ルーベルとＯレベルと
一ルベルの３値出力形）の場合には。
一ルベルの３値出力形）の場合には。
中間値としてＯレベルが存在するため４例えば第４図に
一点鎖線で示されるように、オフセットが生じないかわ
りにその直線性が悪くなる。
一点鎖線で示されるように、オフセットが生じないかわ
りにその直線性が悪くなる。
このようにＤ／Ａ変換器の出力の直線性が悪くなった場
合、ディジタルフィルタ１３の出力に望ましくない高調
波が生じ、その結果、オーバーサンプリング形Ａ／Ｄ変
換器のＳ／Ｎ特性が劣化することになる。したがって、
かかるオーバーサンプリング形Ａ／Ｄ変換器に用いる３
値出力形Ｄ／Ａ変換器はその出力の非直線性を低減する
ことが必要である。
合、ディジタルフィルタ１３の出力に望ましくない高調
波が生じ、その結果、オーバーサンプリング形Ａ／Ｄ変
換器のＳ／Ｎ特性が劣化することになる。したがって、
かかるオーバーサンプリング形Ａ／Ｄ変換器に用いる３
値出力形Ｄ／Ａ変換器はその出力の非直線性を低減する
ことが必要である。
したがって本発明の目的は、かかる３値出力形Ｄ／Ａ変
換器の出力特性の直線性を改善することにある。
換器の出力特性の直線性を改善することにある。
１課題を解決するための手段］
第１図は本発明にかかる原理説明図である。図中、１．
２は入力端Ｉ’Ｅ Ｖ ｐ （＝ ＋ ０ 、５ Ｖ
ｒ ）をｌ（ｒ”； ｔ、て出力するバッファ回路、３
．４は入力端子Ｖｎ（″ニー０．５Ｖｒ）を同じく１倍
して出力するバッファ回路、５はバッファ回路１．２の
出力を加算して第１のアナログ信号２Ｖｐを発生する加
算２３，６はバッファ回路３，４の出力を加算して第２
のアナログ信号２Ｖｎを発生する加算關、７はバッファ
回路２．３の出力を加算して第３のアナログ信号Ｖｐ＋
Ｖｎを発４Ｉ：、する加算２（。
２は入力端Ｉ’Ｅ Ｖ ｐ （＝ ＋ ０ 、５ Ｖ
ｒ ）をｌ（ｒ”； ｔ、て出力するバッファ回路、３
．４は入力端子Ｖｎ（″ニー０．５Ｖｒ）を同じく１倍
して出力するバッファ回路、５はバッファ回路１．２の
出力を加算して第１のアナログ信号２Ｖｐを発生する加
算２３，６はバッファ回路３，４の出力を加算して第２
のアナログ信号２Ｖｎを発生する加算關、７はバッファ
回路２．３の出力を加算して第３のアナログ信号Ｖｐ＋
Ｖｎを発４Ｉ：、する加算２（。
８は第１．第２．第３のアナログ信号２Ｖｐ、２Ｖｎ、
Ｖｐ＋Ｖｎのうちの一つをディジタル入力信号に応じて
選択して出力するセレクタである。
Ｖｐ＋Ｖｎのうちの一つをディジタル入力信号に応じて
選択して出力するセレクタである。
本発明にかかる３値出力形Ｄ／Ａ変換２３は。
ディジタル入力信号の＋ルーベルに対応する第１のアナ
ログ信号２Ｖｐを発生する第１のアナログ信号発生回路
（１，２，５）と、−ルベルに対応する第２のアナログ
信号２Ｖｎを発生する第２のアナログ信号発生回路（３
，４，６）と、第１のアナログ信号と第２のアナログ信
号の中点レベルを演算することでＯレベルに対応する第
３のアナログ信号Ｖｐ＋Ｖｎを発生する第３のアナログ
信号発生回路（２，３，７）と、ディジタル入力信号に
応じて第１．第２．第３のアナログ信号２Ｖｐ、２Ｖｎ
、Ｖｐ＋Ｖｎのうちの−っを選択して出力するセレクタ
８とを具備してなるものである。
ログ信号２Ｖｐを発生する第１のアナログ信号発生回路
（１，２，５）と、−ルベルに対応する第２のアナログ
信号２Ｖｎを発生する第２のアナログ信号発生回路（３
，４，６）と、第１のアナログ信号と第２のアナログ信
号の中点レベルを演算することでＯレベルに対応する第
３のアナログ信号Ｖｐ＋Ｖｎを発生する第３のアナログ
信号発生回路（２，３，７）と、ディジタル入力信号に
応じて第１．第２．第３のアナログ信号２Ｖｐ、２Ｖｎ
、Ｖｐ＋Ｖｎのうちの−っを選択して出力するセレクタ
８とを具備してなるものである。
［作 用１
この３値出力形Ｄ／Ａ変換器では、第１．第２、第３の
アナログ信号２Ｖｎ、Ｖｐ＋Ｖｎのうちの一つをディジ
タル入力信号に応じてセレクタ８で選択して出力するこ
とで、ディジタル入力信号を３値のアナログ信号にＤ／
Ａ変換している。
アナログ信号２Ｖｎ、Ｖｐ＋Ｖｎのうちの一つをディジ
タル入力信号に応じてセレクタ８で選択して出力するこ
とで、ディジタル入力信号を３値のアナログ信号にＤ／
Ａ変換している。
この倍、Ｏレベルに対応する第３のアナログ信号Ｖｐ＋
ＶｎＬｔ、第１のアナログ信号Ｖｐと第２のアナログ信
号Ｖｎの中点出任から得ているため。
ＶｎＬｔ、第１のアナログ信号Ｖｐと第２のアナログ信
号Ｖｎの中点出任から得ているため。
第１．第２．第３のアナログ信号間の直線性は良好とな
る。
る。
［実施例１
以下１図面を参明して本発明の詳細な説明する。
第°２図には本発明の一実施例としての３値出力形１）
／ Ａ変換器が示される。この実施例回路はキャパシ
タＣ１〜Ｃ４とスイッチ素子φ１１〜φ１４、φ２１〜
φ２４とを含むスイッチドキャパシタ回路で構成されて
いる。
／ Ａ変換器が示される。この実施例回路はキャパシ
タＣ１〜Ｃ４とスイッチ素子φ１１〜φ１４、φ２１〜
φ２４とを含むスイッチドキャパシタ回路で構成されて
いる。
この実施例回路では、充電モード時にスイッチ素子φ２
１〜φ２４が全てＯＮ、スイッチ素子φ１１〜φ１４が
全てＯＦＦとなるよう各スイッチ素子が開閉制御される
ようになっており、それにより充電モードＩ１．？には
、キャパシタＣＩ、Ｃ２はスイッチ素子φ２１． φ
２２を会して入植電圧■ｐ （＝＋０．５Ｖｒ）がそれ
ぞれ印加されるようになっている。
１〜φ２４が全てＯＮ、スイッチ素子φ１１〜φ１４が
全てＯＦＦとなるよう各スイッチ素子が開閉制御される
ようになっており、それにより充電モードＩ１．？には
、キャパシタＣＩ、Ｃ２はスイッチ素子φ２１． φ
２２を会して入植電圧■ｐ （＝＋０．５Ｖｒ）がそれ
ぞれ印加されるようになっている。
またスイッチ素子φ１１〜φ１４は３値のディジタル入
力信号（すなわち＋１．Ｏ，−１の３値）に応じて開閉
制御されるようになっており。
力信号（すなわち＋１．Ｏ，−１の３値）に応じて開閉
制御されるようになっており。
キャパシタＣ１−Ｃ４に充電された電荷はそれぞれスイ
ッチ素子φ１１〜φ１４を会して放電されるようになっ
てい、る。これらキャパシタＣｌ−Ｃ４からの放電電流
は出力信号線上で合流されてＤ／Ａ変換アナログ信号と
して出力される。
ッチ素子φ１１〜φ１４を会して放電されるようになっ
てい、る。これらキャパシタＣｌ−Ｃ４からの放電電流
は出力信号線上で合流されてＤ／Ａ変換アナログ信号と
して出力される。
この実施例回路の動作が以下に説明される。ここで第３
図にはディジタル入力信号に対する各スイッチ素子φ１
１〜φ１４．φ２１〜φ２４の０Ｎ１０ Ｆ Ｆ状態が
示される。
図にはディジタル入力信号に対する各スイッチ素子φ１
１〜φ１４．φ２１〜φ２４の０Ｎ１０ Ｆ Ｆ状態が
示される。
まず、充電モード時にスイッチ素子φ１１〜φ１４を全
てＯＦＦ、スイッチ素子φ２１〜φ２４を全てＯＮにす
ることで、キャパシタＣＩ、Ｃ２を入力電圧Ｖｐで、ま
たキャパシタＣ３，Ｃ４を入力電圧Ｖｎでそれぞれ充電
してから、スイッチ素子φ２１〜φ２４をＯＦＦにし、
それによりキャパシタＣＩ、Ｃ２に正電荷を、またキャ
パシタＣ３，Ｃ４に負電荷を帯電させておく。
てＯＦＦ、スイッチ素子φ２１〜φ２４を全てＯＮにす
ることで、キャパシタＣＩ、Ｃ２を入力電圧Ｖｐで、ま
たキャパシタＣ３，Ｃ４を入力電圧Ｖｎでそれぞれ充電
してから、スイッチ素子φ２１〜φ２４をＯＦＦにし、
それによりキャパシタＣＩ、Ｃ２に正電荷を、またキャ
パシタＣ３，Ｃ４に負電荷を帯電させておく。
つぎに、ディジタル入力信号として＋１が入力された場
合、スイッチ素子φ１１．φ１２をＯＮ、スイッチ素子
φ１３，１４を０ＦＦＧとすることで、キャパシタＣ１
，Ｃ２の正電荷を放電させ、この放電電流を＋ルーベル
のＤ／Ａ変換アナログ出力とする。
合、スイッチ素子φ１１．φ１２をＯＮ、スイッチ素子
φ１３，１４を０ＦＦＧとすることで、キャパシタＣ１
，Ｃ２の正電荷を放電させ、この放電電流を＋ルーベル
のＤ／Ａ変換アナログ出力とする。
またディジタル入力信号として−１が入力された場合、
スイッチ素子φ１１．φ１２をＯＮ。
スイッチ素子φ１１．φ１２をＯＮ。
４スイッチ素子φ１３．φ１４をＯＦＦ、スイッチ素子
φ１１，１２をＯＦＦとすることで、キャパシタＣ３，
Ｃ４の負電荷を放電させ、この放電電流を一ルベルのＤ
／Ａ変換アナログ出力とする。
φ１１，１２をＯＦＦとすることで、キャパシタＣ３，
Ｃ４の負電荷を放電させ、この放電電流を一ルベルのＤ
／Ａ変換アナログ出力とする。
さらにディジタル入力信号としてＯが入力された場合、
スイッチ素子φ１１．φ１３をＯＮ、スイッチ素子φ１
２，１４をＯＦＦとすることで。
スイッチ素子φ１１．φ１３をＯＮ、スイッチ素子φ１
２，１４をＯＦＦとすることで。
キャパシタＣ２の正電荷とキャパシタＣ３の負電荷を放
電させ、これにより＋ｌレベル入力時の放電電流と−ｌ
レベル入力時の放電電流の中間値を作り出し、これをＯ
レベルのＤ／Ａ変換アナログ出力とする。
電させ、これにより＋ｌレベル入力時の放電電流と−ｌ
レベル入力時の放電電流の中間値を作り出し、これをＯ
レベルのＤ／Ａ変換アナログ出力とする。
この実施例回路のように、Ｄ／Ａ変換器なスイッチドキ
ャパシタ回路で構成した場合、直線性などの出力特性の
精度は主としてＣｌ−Ｃ４のキャパシタの比精度により
決定されることとなるが、現在、キャパシタの比精度は
非常に高い精度で作ることが可能であるので、Ｄ／Ａ変
換器出力の精度を格段に高めることでき、その直線性を
格段に高めることができる。
ャパシタ回路で構成した場合、直線性などの出力特性の
精度は主としてＣｌ−Ｃ４のキャパシタの比精度により
決定されることとなるが、現在、キャパシタの比精度は
非常に高い精度で作ることが可能であるので、Ｄ／Ａ変
換器出力の精度を格段に高めることでき、その直線性を
格段に高めることができる。
［発明の効果］
以上に説明したように１本発明によれば、３値出力形Ｄ
／Ａ変換器の出力の直線性を良くすることができる。こ
の３値出力形Ｄ／Ａ変換器を例えばオーバーサンプリン
グ形Ａ／Ｄ変換器の構成部品として使用した場合には、
このＡ／Ｄ変換器の出力のＳ／Ｎ特性を改善することが
でき、より高精度のＡ／Ｄ変換器の実現が可能となり、
また安定動作が可能になる。
／Ａ変換器の出力の直線性を良くすることができる。こ
の３値出力形Ｄ／Ａ変換器を例えばオーバーサンプリン
グ形Ａ／Ｄ変換器の構成部品として使用した場合には、
このＡ／Ｄ変換器の出力のＳ／Ｎ特性を改善することが
でき、より高精度のＡ／Ｄ変換器の実現が可能となり、
また安定動作が可能になる。
第１図は本発明にかかる原理説明図。
第２図は本発明の一実施例としての３値出力形Ｄ／Ａ変
換器を示す図。 第３図は実施例回路の動作を説明するためのディジタル
入力信号と各スイッチ素子のＯＮ１０ＦＦとの対応を説
明する図。 第４図はＤ／Ａ変換器の出力の直線性を説明するための
図。 第５図は従来のオーバーサンプリング形Ａ／Ｄ変換器を
示すブロック図、および。 第６図は２次のΣΔ変調器を使用した場合のオーバーサ
ンプリング形Ａ ／ Ｄ変換器を示すブロックである。 図において。 １〜４・・・×１バッファ回路 ５〜７・・・加算器 ８・・・セレクタ １０・・・差分器 １１・・・積分器 １２・・・比較器 １３・・・ディジタルフィルタ ｌ４・・・ｌクロック遅延回路 １５・・・Ｄ／Ａ変換器 Ｃｌ−Ｃ４・・・キャパシタ φ１１〜φ１４．φ２１〜φ２４・・・スイッチ素子
換器を示す図。 第３図は実施例回路の動作を説明するためのディジタル
入力信号と各スイッチ素子のＯＮ１０ＦＦとの対応を説
明する図。 第４図はＤ／Ａ変換器の出力の直線性を説明するための
図。 第５図は従来のオーバーサンプリング形Ａ／Ｄ変換器を
示すブロック図、および。 第６図は２次のΣΔ変調器を使用した場合のオーバーサ
ンプリング形Ａ ／ Ｄ変換器を示すブロックである。 図において。 １〜４・・・×１バッファ回路 ５〜７・・・加算器 ８・・・セレクタ １０・・・差分器 １１・・・積分器 １２・・・比較器 １３・・・ディジタルフィルタ ｌ４・・・ｌクロック遅延回路 １５・・・Ｄ／Ａ変換器 Ｃｌ−Ｃ４・・・キャパシタ φ１１〜φ１４．φ２１〜φ２４・・・スイッチ素子
Claims (1)
- 【特許請求の範囲】 ディジタル入力信号の＋１レベルに対応する第１のアナ
ログ信号（２Ｖｐ）を発生する第１のアナログ信号発生
回路（１、２、５）と、 −１レベルに対応する第２のアナログ信号（２Ｖｎ）を
発生する第２のアナログ信号発生回路（３、４、６）と
、 該第１のアナログ信号（２Ｖｐ）と該第２のアナログ信
号（２Ｖｎ）の中点を演算することで０レベルに対応す
る第３のアナログ信号（Ｖｐ＋Ｖｎ）を発生する第３の
アナログ信号発生回路（２、３、７）と、 該ディジタル入力信号に応じて該第１、第２、第３のア
ナログ信号のうちの一つを選択して出力するセレクタ（
８）と を具備してなる３値出力形Ｄ／Ａ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280736A JPH03143027A (ja) | 1989-10-27 | 1989-10-27 | ３値出力形ｄ／ａ変換器 |
| US07/599,444 US5134402A (en) | 1989-10-27 | 1990-10-18 | Tri-level digital-analog converter and analog-digital converter having tri-level digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280736A JPH03143027A (ja) | 1989-10-27 | 1989-10-27 | ３値出力形ｄ／ａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03143027A true JPH03143027A (ja) | 1991-06-18 |
Family
ID=17629235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280736A Pending JPH03143027A (ja) | 1989-10-27 | 1989-10-27 | ３値出力形ｄ／ａ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5134402A (ja) |
| JP (1) | JPH03143027A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04243326A (ja) * | 1991-01-18 | 1992-08-31 | Nec Corp | オーバサンプリングｄ−ａ変換器 |
| US5329282A (en) * | 1992-03-02 | 1994-07-12 | Motorola, Inc. | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
| US5257026A (en) * | 1992-04-17 | 1993-10-26 | Crystal Semiconductor, Inc. | Method and apparatus for calibrating a multi-bit delta-sigma modular |
| US5357252A (en) * | 1993-03-22 | 1994-10-18 | Motorola, Inc. | Sigma-delta modulator with improved tone rejection and method therefor |
| US5623520A (en) * | 1994-06-21 | 1997-04-22 | Northrop Grumman Corporation | Correlation detector employing two level A/D conversion and arithmetic sign control |
| US5594612A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Analog-to-digital converter with digital linearity correction |
| US5594439A (en) * | 1994-08-24 | 1997-01-14 | Crystal Semiconductor Corporation | Diagnosing problems in an electrical system by monitoring changes in nonlinear characteristics |
| US5583501A (en) * | 1994-08-24 | 1996-12-10 | Crystal Semiconductor Corporation | Digital-to-analog converter with digital linearity correction |
| US5608401A (en) * | 1994-12-28 | 1997-03-04 | Lucent Technologies Inc. | Three-level digital-to-analog converter for low-power consumption |
| US6191716B1 (en) * | 1998-12-31 | 2001-02-20 | Texas Instruments Incorporated | High-speed digital circuit employing a band-zero-determination-aside (BØDA) architecture |
| US6636572B1 (en) * | 1999-02-24 | 2003-10-21 | Texas Instruments Incorporated | High-speed digital timing and gain gradient circuit employing a parallel architecture |
| US6137429A (en) * | 1999-03-08 | 2000-10-24 | Motorola, Inc. | Circuit and method for attenuating noise in a data converter |
| FR2795889B1 (fr) | 1999-06-29 | 2001-10-05 | France Telecom | Procede et systeme de compensation de la non-linearite d'un convertisseur analogique-numerique sigma-delta |
| US6771120B2 (en) * | 2000-08-14 | 2004-08-03 | Jam Technologies, Llc | Reference generation technique for multiple-reference amplifier |
| US6351229B1 (en) * | 2000-09-05 | 2002-02-26 | Texas Instruments Incorporated | Density-modulated dynamic dithering circuits and method for delta-sigma converter |
| US7042378B2 (en) * | 2002-01-30 | 2006-05-09 | Koninklijke Philips Electronics N.V. | Circuit with a digital to analog converter |
| DE10355116B4 (de) * | 2003-11-24 | 2016-07-14 | Infineon Technologies Ag | Ein- und Ausgangsschaltung eines integrierten Schaltkreises, Verfahren zum Testen eines integrierten Schaltkreises sowie integrierter Schaltkreis mit einer solchen Ein- und Ausgangsschaltung |
| EP2237424B1 (en) * | 2009-03-30 | 2013-02-27 | Dialog Semiconductor GmbH | Tri-level dynamic element matcher allowing reduced reference loading and DAC element reduction |
| US8456341B2 (en) * | 2011-06-03 | 2013-06-04 | Texas Instruments Incorporated | Three-level digital-to-analog converter |
| US11190198B1 (en) * | 2020-11-19 | 2021-11-30 | Novatek Microelectronics Corp. | Switched capacitor circuit and capacitive DAC |
-
1989
- 1989-10-27 JP JP1280736A patent/JPH03143027A/ja active Pending
-
1990
- 1990-10-18 US US07/599,444 patent/US5134402A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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