JPS63239697A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63239697A JPS63239697A JP62071421A JP7142187A JPS63239697A JP S63239697 A JPS63239697 A JP S63239697A JP 62071421 A JP62071421 A JP 62071421A JP 7142187 A JP7142187 A JP 7142187A JP S63239697 A JPS63239697 A JP S63239697A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- microcode
- memory
- address
- rewritable
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体集積回路さらには半導体記憶装置を内
蔵するシステムに適用して特に有効な技術に関するもの
で１例えばプログラム及びデータの書込み／読出しく保
持／消去）を行なうシステムに利用して有効な技術に関
する。
蔵するシステムに適用して特に有効な技術に関するもの
で１例えばプログラム及びデータの書込み／読出しく保
持／消去）を行なうシステムに利用して有効な技術に関
する。
［従来の技術］
電子計算機の動作を制御する方法として、マイクロコー
ドによる方法がある。従来、マイクロコードはマスクＲ
ＯＭを使用しているが、制御方式に不具合を生じた場合
、マイクロコードの一部を変更する必要がある。この変
更を既存のシステムについて早急に行なう方法として、
ＲＡＭ領域をＲＯＭのマイクロコード領域と同一アドレ
ス領域に置き、不具合なＲＯＭコード領域をマスクして
修正後のコードをシステム起動時にＲＡＭ領域に書き込
んで正常動作ができるようにした方法がある。
ドによる方法がある。従来、マイクロコードはマスクＲ
ＯＭを使用しているが、制御方式に不具合を生じた場合
、マイクロコードの一部を変更する必要がある。この変
更を既存のシステムについて早急に行なう方法として、
ＲＡＭ領域をＲＯＭのマイクロコード領域と同一アドレ
ス領域に置き、不具合なＲＯＭコード領域をマスクして
修正後のコードをシステム起動時にＲＡＭ領域に書き込
んで正常動作ができるようにした方法がある。
［発明が解決しようとする問題点］
しかしながら、上記従来技術は、電源の遮断に伴ってＲ
ＡＭに書込まれた修正後のマイクロコードが消去されて
しまうため、電源の投入ごとにマイクロコードをＲＡＭ
に書き込まなければならなかった。さらに、上記従来技
術は、マイクロコードを書き込むたびに正常に書き込ま
れているかどうかチェックしなければならなかった。そ
のため。
ＡＭに書込まれた修正後のマイクロコードが消去されて
しまうため、電源の投入ごとにマイクロコードをＲＡＭ
に書き込まなければならなかった。さらに、上記従来技
術は、マイクロコードを書き込むたびに正常に書き込ま
れているかどうかチェックしなければならなかった。そ
のため。
システムが煩雑なってしまうという問題があった。
本発明の目的は一マイクロコードによって制御されるシ
ステムにおいて、システムを煩雑にすることなく、マス
クＲＯＭ内に格納されたマイクロコードを実質的に変更
できるようにすることにある。
ステムにおいて、システムを煩雑にすることなく、マス
クＲＯＭ内に格納されたマイクロコードを実質的に変更
できるようにすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
ついては１本明細書の記述および添附図面から明らかに
なるであろう。
［問題点を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、マスクＲＯＭに格納されたマイクロコードに
よって制御されるシステムにおいて、同一チップ上に、
マイクロコードが格納されるマスクＲＯＭ、そのマスク
ＲＯＭ内のマイクロコードの変更が必要な場合、修正後
のマイクロコードが書き込まれる書替え・消去可能なメ
モリを同一アドレス空間上に配置すると共に、同一チッ
プ上にＲＡＭを搭載して集積度及び経済性を考慮してそ
れらが最適となるように各メモリの記憶容量を決定して
集積するというものである ［作用］ 上記した手段に選れば、マスクＲＯＭに格納されたマイ
クロコードの変更は不揮発性のメモリに変更後のマイク
ロコードを書き込むことによって行°なえ、電源投入ご
とにＲＡＭ領域へのマイクロコードを書き込む必要がな
くなるとともにマイクロコードをチェックしなくてもよ
いことになり。
よって制御されるシステムにおいて、同一チップ上に、
マイクロコードが格納されるマスクＲＯＭ、そのマスク
ＲＯＭ内のマイクロコードの変更が必要な場合、修正後
のマイクロコードが書き込まれる書替え・消去可能なメ
モリを同一アドレス空間上に配置すると共に、同一チッ
プ上にＲＡＭを搭載して集積度及び経済性を考慮してそ
れらが最適となるように各メモリの記憶容量を決定して
集積するというものである ［作用］ 上記した手段に選れば、マスクＲＯＭに格納されたマイ
クロコードの変更は不揮発性のメモリに変更後のマイク
ロコードを書き込むことによって行°なえ、電源投入ご
とにＲＡＭ領域へのマイクロコードを書き込む必要がな
くなるとともにマイクロコードをチェックしなくてもよ
いことになり。
システムを煩雑にすることなくマイクロコードを変更で
きるようにするという上記目的を達成できる。
きるようにするという上記目的を達成できる。
［実施例］
以下に本発明の一実施例を第１図により説明する。半導
体装ｉｌｌはＲＡＭ２とマスクＲＯＭ３及び、例えばＥ
ＦＲＯＭのような書き替え可能なＲＯＭ４を持っている
。さらに、本実施例では、これらの記憶装置を選択する
ためのデコーダおよび不具合と判明したマスクＲＯＭ３
の記憶−領域の一部をマスクしＥＦＲＯＭ４へ選択アド
レスを切替えるパッチング回路などを含むアドレス切換
制御部５が同一チップ内に集積されている。
体装ｉｌｌはＲＡＭ２とマスクＲＯＭ３及び、例えばＥ
ＦＲＯＭのような書き替え可能なＲＯＭ４を持っている
。さらに、本実施例では、これらの記憶装置を選択する
ためのデコーダおよび不具合と判明したマスクＲＯＭ３
の記憶−領域の一部をマスクしＥＦＲＯＭ４へ選択アド
レスを切替えるパッチング回路などを含むアドレス切換
制御部５が同一チップ内に集積されている。
さらに半導体装ｉｌｌ内にはＥＰＲＯＭ４の書き込みタ
イミングの制御等を行なうための書き込み制御回路６、
ＲＡＭ２・ＲＯＭ３・ＥＰＲＯＭ４のアドレスの転送を
するためのアドレスバッファ部７が設けられている。
イミングの制御等を行なうための書き込み制御回路６、
ＲＡＭ２・ＲＯＭ３・ＥＰＲＯＭ４のアドレスの転送を
するためのアドレスバッファ部７が設けられている。
本実施例においては、上記ＲＡＭ２、マスクＲＯＭ３、
ＥＰＲＯＭ４の記憶容量は、第２図に示すような横軸に
集積度（ビット／チップ）、縦軸にコストパフォーマン
ス（単位ビット当りのコスト）をとったグラフに基づい
て定められている。
ＥＰＲＯＭ４の記憶容量は、第２図に示すような横軸に
集積度（ビット／チップ）、縦軸にコストパフォーマン
ス（単位ビット当りのコスト）をとったグラフに基づい
て定められている。
一般にシステムとして必要な記憶容量はＲＯＭが少なく
ＲＡＭが大きい、これに対してＲＯＭの集積密度が高＜
ＲＡＭは低い、そのため、半導体記憶装置に集積される
ＲＡＭとＲＯＭの集積度を考えると１例えば第２図にお
いてＡ点（集積度Ａ）をＲＯＭとするとＲＡＭはＢ点（
集積度Ｂ）となる、このグラフにおいて１曲線Ｙはコス
トパフォーマンスに対する歩留要因、曲線Ｓはコストパ
フォーマンスに対する集積度要因を示しており、それぞ
れ曲線の上昇に伴ってコストパフォーマンスが悪化され
、曲線の下降に伴ってコストパフォーマンスは良好にさ
れる。
ＲＡＭが大きい、これに対してＲＯＭの集積密度が高＜
ＲＡＭは低い、そのため、半導体記憶装置に集積される
ＲＡＭとＲＯＭの集積度を考えると１例えば第２図にお
いてＡ点（集積度Ａ）をＲＯＭとするとＲＡＭはＢ点（
集積度Ｂ）となる、このグラフにおいて１曲線Ｙはコス
トパフォーマンスに対する歩留要因、曲線Ｓはコストパ
フォーマンスに対する集積度要因を示しており、それぞ
れ曲線の上昇に伴ってコストパフォーマンスが悪化され
、曲線の下降に伴ってコストパフォーマンスは良好にさ
れる。
グラフが示すように集積度が増加するにつれて歩留要因
によってコストパフォーマンスは悪化され、集積度要因
によるコストパフォーマンスへの悪影響は低減される。
によってコストパフォーマンスは悪化され、集積度要因
によるコストパフォーマンスへの悪影響は低減される。
一方、集積度が減少するにつれて集積度要因によってコ
ストパフォーマンスは悪化され、歩留要因によるコスト
パフォーマンスへの悪影響は低減される。つまり１点（
Ａ＋Ｂ）で示すようにマスクＲＯＭ３、ＲＡＭ２．ＥＰ
ＲＯＭ４を同一チップに集積する際の最適点（Ａ＋Ｂ）
が存在する。
ストパフォーマンスは悪化され、歩留要因によるコスト
パフォーマンスへの悪影響は低減される。つまり１点（
Ａ＋Ｂ）で示すようにマスクＲＯＭ３、ＲＡＭ２．ＥＰ
ＲＯＭ４を同一チップに集積する際の最適点（Ａ＋Ｂ）
が存在する。
なお、この場合、ＡはＲＯＭの集積度、ＢはＲＡＭ集積
度を示している。つまり、本実施例では、ＲＯＭがＡの
集積度で、ＲＡＭがＢの集積度で集積されている。
度を示している。つまり、本実施例では、ＲＯＭがＡの
集積度で、ＲＡＭがＢの集積度で集積されている。
この場合において、コストパフォーマンスを考慮したた
めにシステムに必要な記憶容量が確保できないようなと
きは、不足した記憶容量を別個のチップによって補充す
るようにすればよい。
めにシステムに必要な記憶容量が確保できないようなと
きは、不足した記憶容量を別個のチップによって補充す
るようにすればよい。
第３図に本発明をシングルチップマイクロコンピュータ
に適用した場合のブロック図を示す。
に適用した場合のブロック図を示す。
同図において、データ処理機能を有するＣＰＵ２９、入
出力回路等を含む半導体内部制御部３０、及びＲＡＭ２
、ＲＯＭ３、ＥＰＲＯＭ４からなる半導体内部記憶装置
２８はバス３１によって接続されている。半導体内部記
憶装置２８は、第４図に示すように全アドレス空間１７
のうちの基本記憶装置領域１２には、システム立上げ時
のハード自己診断やシステム構成のチェック等固定的な
プログラム領域としてＲＯＭが必要である。このＲＯＭ
としては、マスクＲＯＭ領域１４や書き替え可能なＥＰ
ＲＯＭによる外部書き込みＲＯＭ領域１５を設ける。そ
の他の領域はＲＡＭ領域１３としておく。
出力回路等を含む半導体内部制御部３０、及びＲＡＭ２
、ＲＯＭ３、ＥＰＲＯＭ４からなる半導体内部記憶装置
２８はバス３１によって接続されている。半導体内部記
憶装置２８は、第４図に示すように全アドレス空間１７
のうちの基本記憶装置領域１２には、システム立上げ時
のハード自己診断やシステム構成のチェック等固定的な
プログラム領域としてＲＯＭが必要である。このＲＯＭ
としては、マスクＲＯＭ領域１４や書き替え可能なＥＰ
ＲＯＭによる外部書き込みＲＯＭ領域１５を設ける。そ
の他の領域はＲＡＭ領域１３としておく。
そして、上記ＲＡＭ２やＲＯＭ３およびＥＰＲＯＭ４の
集積は、第２図のグラフによって、コストパフォーマン
スが最適となるように各メモリの容量を決定して行なう
。そして、それによって、容量が不足するＲＡＭ領域１
３の不足分１３′は個別チップによって補充する。
集積は、第２図のグラフによって、コストパフォーマン
スが最適となるように各メモリの容量を決定して行なう
。そして、それによって、容量が不足するＲＡＭ領域１
３の不足分１３′は個別チップによって補充する。
第５図を用いてアドレス変更方式の一実施例について説
明する。
明する。
同図のアドレス変更方式においては、アドレス指定によ
ってＲＯＭ記憶素子行列（以下ＲＯＭアレスと記す）２
０もしくはＥＰＲＯＭ記憶素子行列（以下ＥＰＲＯＭア
レイと記す）２１に格納されたデータのいずれか一方が
ゲート群Ｇ１を介して出力されるようにされている。す
なわち、ＲＯＭアレイ２０の出力とＥＰＲＯＭアレイ２
１の出力はイクスクルーシブＯＲゲート群Ｇ１に入力さ
れデータが読み出される場合は、ゲート群Ｇ１を構成す
る各々のゲートの他方の入力端子には、ＥＰＲＯＭアレ
イ２１より信号“０”が供給されるようにされている。
ってＲＯＭ記憶素子行列（以下ＲＯＭアレスと記す）２
０もしくはＥＰＲＯＭ記憶素子行列（以下ＥＰＲＯＭア
レイと記す）２１に格納されたデータのいずれか一方が
ゲート群Ｇ１を介して出力されるようにされている。す
なわち、ＲＯＭアレイ２０の出力とＥＰＲＯＭアレイ２
１の出力はイクスクルーシブＯＲゲート群Ｇ１に入力さ
れデータが読み出される場合は、ゲート群Ｇ１を構成す
る各々のゲートの他方の入力端子には、ＥＰＲＯＭアレ
イ２１より信号“０”が供給されるようにされている。
また、ＥＰＲＯＭアレイ２１よりデータが読み出される
場合には、ＲＯＭアレイ２０よりゲート群Ｇ１に対し信
号＃ Ｏｌｊが供給されるようにされている。
場合には、ＲＯＭアレイ２０よりゲート群Ｇ１に対し信
号＃ Ｏｌｊが供給されるようにされている。
ＲＯＭアレイ２ｏの記憶領域Ａｉに格納されているデー
タが正しい場合は本来のアドレスを指定することによっ
てデコーダ２２はＲＯＭアレイ２０の記憶領域Ａｉを選
択するためのデコード信号をＲＯＭアレイ２０に出力す
る。これによって。
タが正しい場合は本来のアドレスを指定することによっ
てデコーダ２２はＲＯＭアレイ２０の記憶領域Ａｉを選
択するためのデコード信号をＲＯＭアレイ２０に出力す
る。これによって。
ＲＯＭアレイ２０の記憶領域Ａｉに格納されたデータが
ゲート群Ｇ１を介して出力される。
ゲート群Ｇ１を介して出力される。
一方、ＲＯＭアレイ２０の記憶領域に格納されたマイク
ロコードに不具合が生じた場合は、ＥＰＲＯＭアレイ２
１の所定の記憶領域、例えば記憶領域Ａ ｍ ＋ ｘに
正しいマイクロコードを書き込んでおく、そして、アド
レスを変更して変更後のアドレスをデコーダ２３に供給
する。すると、デコーダ２２によってＥＰＲＯＭアレイ
２１にその記憶領域Ａｍ＋ｘを選択するためのデコード
信号が供給され、ＥＰＲＯＭアレイ２１よりゲート群Ｇ
１を介して正しいデータが出力される。
ロコードに不具合が生じた場合は、ＥＰＲＯＭアレイ２
１の所定の記憶領域、例えば記憶領域Ａ ｍ ＋ ｘに
正しいマイクロコードを書き込んでおく、そして、アド
レスを変更して変更後のアドレスをデコーダ２３に供給
する。すると、デコーダ２２によってＥＰＲＯＭアレイ
２１にその記憶領域Ａｍ＋ｘを選択するためのデコード
信号が供給され、ＥＰＲＯＭアレイ２１よりゲート群Ｇ
１を介して正しいデータが出力される。
次に第６図を用いてアドレス変換方式の第２の実施例に
ついて説明する。
ついて説明する。
同図には、ＲＯＭアレイ２０のワード線を選択するため
のデータが書き込まれるアドレス検索書替可能ＲＯＭ２
４、ＥＰＲＯＭアレイ２１のワード５線を選択するため
のデータが書き込まれるアドレス検索書替可能ＲＯＭ２
５が設けられている。
のデータが書き込まれるアドレス検索書替可能ＲＯＭ２
４、ＥＰＲＯＭアレイ２１のワード５線を選択するため
のデータが書き込まれるアドレス検索書替可能ＲＯＭ２
５が設けられている。
アドレス検索書替可能ＲＯＭ２４はＲＯＭアレイ２０の
データが正しい場合は、デコーダ２２より供給されるデ
コード信号とは無関係にゲート群Ｇ２を構成する各々の
ＡＮＤゲートの一方の入力端子に信号“１”を供給する
。一方、ＲＯＭアレイ２０の所定の記憶領域に格納され
たマイクロコードに不具合が生じた場合は、アドレス検
索書替可能ＲＯＭ２４内のデータを書き替えて、デコー
ダ２２によって所定の記憶領域が選択されてアドレス検
索書替可能ＲＯＭ２４が、ゲート群Ｇ２を構成する各々
のＡＮＤゲートの一方の入力端子に信号“Ｏ”を供給さ
せるようにする。
データが正しい場合は、デコーダ２２より供給されるデ
コード信号とは無関係にゲート群Ｇ２を構成する各々の
ＡＮＤゲートの一方の入力端子に信号“１”を供給する
。一方、ＲＯＭアレイ２０の所定の記憶領域に格納され
たマイクロコードに不具合が生じた場合は、アドレス検
索書替可能ＲＯＭ２４内のデータを書き替えて、デコー
ダ２２によって所定の記憶領域が選択されてアドレス検
索書替可能ＲＯＭ２４が、ゲート群Ｇ２を構成する各々
のＡＮＤゲートの一方の入力端子に信号“Ｏ”を供給さ
せるようにする。
アドレス検索書替可能ＲＯＭ２５は、ＲＯＭアレイ２０
のデータが正しい場合は、デコーダ２３より供給される
デコード信号とは無関係にゲートＧ３を構成する各々の
ＡＮＤゲートの一方の入力端子に信号“Ｏ”を供給する
。一方、ＲＯＭアレイ２０の所定の記憶領域に格納され
たデータに不具合が生じた場合は、アドレス検索書替可
能ＲＯＭ２５内のデータを書き替えて、デコード信号に
よって所定の記憶領域が選択されるとアドレス検索書替
可能ＲＯＭ２５がゲート群Ｇ３を構成する各々のＡＮＤ
ゲートの一方の入力端子に信号“１”を供給させるよう
にする。
のデータが正しい場合は、デコーダ２３より供給される
デコード信号とは無関係にゲートＧ３を構成する各々の
ＡＮＤゲートの一方の入力端子に信号“Ｏ”を供給する
。一方、ＲＯＭアレイ２０の所定の記憶領域に格納され
たデータに不具合が生じた場合は、アドレス検索書替可
能ＲＯＭ２５内のデータを書き替えて、デコード信号に
よって所定の記憶領域が選択されるとアドレス検索書替
可能ＲＯＭ２５がゲート群Ｇ３を構成する各々のＡＮＤ
ゲートの一方の入力端子に信号“１”を供給させるよう
にする。
例えば、ＲＯＭアレイ２０の記憶領域Ａｉに格納された
データに不具合が生じた場合には、アドレス検索書替可
能ＲＯＭ２４内のデータは記憶領域Ａｉをマスクさせる
ようなデータに書き替えられる。また、参照アドレスに
対応してＥＰＲＯＭアレイ２１のアドレス、例えばＡ
ｍ ＋ ｘに本来ＲＯＭアレイ２０の記憶領域にＡｉに
格納されるべき正しいデータを書き込む、また、アドレ
ス検索書替可能ＲＯＭ２５内のデータは、アドレスＡｍ
＋Ｘ内のマイクロコードがゲートＧ４より出力可能とな
るように変更する。その結果、変更する前と同一参照ア
ドレスによって、ＲＯＭ２０の代わりにＥＰＲＯＭアレ
イ２１から正しいデータがゲート群Ｇ４を介して出力さ
れるようになる。
データに不具合が生じた場合には、アドレス検索書替可
能ＲＯＭ２４内のデータは記憶領域Ａｉをマスクさせる
ようなデータに書き替えられる。また、参照アドレスに
対応してＥＰＲＯＭアレイ２１のアドレス、例えばＡ
ｍ ＋ ｘに本来ＲＯＭアレイ２０の記憶領域にＡｉに
格納されるべき正しいデータを書き込む、また、アドレ
ス検索書替可能ＲＯＭ２５内のデータは、アドレスＡｍ
＋Ｘ内のマイクロコードがゲートＧ４より出力可能とな
るように変更する。その結果、変更する前と同一参照ア
ドレスによって、ＲＯＭ２０の代わりにＥＰＲＯＭアレ
イ２１から正しいデータがゲート群Ｇ４を介して出力さ
れるようになる。
第７図に他のアドレス変換方式のブロック図が示されて
いる。同図には、アドレス検索書替可能ＣＡＭ （ｃｏ
ｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅＲＡＭ）４０．４
１が設けられており、これらのＣＡＭ４０．４１は、第
６図におけるアドレス検索書替可能ＲＯＭ及びデコーダ
の機能を備えている。ＲＯＭアレイ２０の所定の記憶領
域に格納されたデータに不具合が生じた場合は、アドレ
ス検索書替可能ＣＡＭ４０のヒツトされるべきアドレス
がマスクされる。また、ＥＰＲＯＭアレイ２１に正しい
データが書き込まれ、アドレス検索書替可能ＣＡＭ４１
に必要な参照アドレスが記入される。その結果、アドレ
スが供給されるとＥＰＲＯＭアレイ２１より正しいてデ
ータがゲート群Ｇ４を介して出力されるようになる。
いる。同図には、アドレス検索書替可能ＣＡＭ （ｃｏ
ｔｅｎｔ ａｄｄｒｅｓｓａｂｌｅＲＡＭ）４０．４
１が設けられており、これらのＣＡＭ４０．４１は、第
６図におけるアドレス検索書替可能ＲＯＭ及びデコーダ
の機能を備えている。ＲＯＭアレイ２０の所定の記憶領
域に格納されたデータに不具合が生じた場合は、アドレ
ス検索書替可能ＣＡＭ４０のヒツトされるべきアドレス
がマスクされる。また、ＥＰＲＯＭアレイ２１に正しい
データが書き込まれ、アドレス検索書替可能ＣＡＭ４１
に必要な参照アドレスが記入される。その結果、アドレ
スが供給されるとＥＰＲＯＭアレイ２１より正しいてデ
ータがゲート群Ｇ４を介して出力されるようになる。
上記実施例によれば、マイクロプログラム制御方式のマ
イクロプロセッサに適用した場合、マイクロコード用Ｒ
ＯＭ内のマイクロコードに誤りがあった場合あるいはＲ
ＯＭ内のマイクロコードの一部に変更が生じた場合、同
一チップ上の書き替え・消去可能なメモリを同一アドレ
ス空間上に配置し、変更後のマイクロコードを不揮発性
メモリに書き込むことによってＲＯＭに格納されたマイ
クロプログラムの修正、変更を行なえるため、電源投入
ごとにＲＡＭ等に変更後のマイクロコードを書き込む必
要がなくなるとともにマイクロコードが正しく書き込ま
れているかどうか書き込みのたびにチェックしなくても
すむという作用により。
イクロプロセッサに適用した場合、マイクロコード用Ｒ
ＯＭ内のマイクロコードに誤りがあった場合あるいはＲ
ＯＭ内のマイクロコードの一部に変更が生じた場合、同
一チップ上の書き替え・消去可能なメモリを同一アドレ
ス空間上に配置し、変更後のマイクロコードを不揮発性
メモリに書き込むことによってＲＯＭに格納されたマイ
クロプログラムの修正、変更を行なえるため、電源投入
ごとにＲＡＭ等に変更後のマイクロコードを書き込む必
要がなくなるとともにマイクロコードが正しく書き込ま
れているかどうか書き込みのたびにチェックしなくても
すむという作用により。
システムを煩雑にすることなくマイクロプログラムを修
正、変更できるという効果が得られる。
正、変更できるという効果が得られる。
さらに上記実施例によれば、同一チップ上において、マ
イクロコードが格納されるマスクＲＯＭ。
イクロコードが格納されるマスクＲＯＭ。
そのマスクＲＯＭ内のマイクロコードの変更が必要な場
合、修正後のマイクロコードが書き込まれる書替え・消
去可能なメモリを同一アドレス空間上に配置すると共に
、同一チップ上にＲＡＭを搭載して集積度及び経済性を
考慮してそれらが最適となるように各メモリの記憶容量
を決定して集積することにより、複数種類のメモリを使
用したシステムを構成する場合に、メモリ容量が小さく
コストパフォーマンスの悪い記憶装置を個別に実装しな
くてもすむという作用により、コストパフォーマンスの
最適化が図れるという効果が得られる。
合、修正後のマイクロコードが書き込まれる書替え・消
去可能なメモリを同一アドレス空間上に配置すると共に
、同一チップ上にＲＡＭを搭載して集積度及び経済性を
考慮してそれらが最適となるように各メモリの記憶容量
を決定して集積することにより、複数種類のメモリを使
用したシステムを構成する場合に、メモリ容量が小さく
コストパフォーマンスの悪い記憶装置を個別に実装しな
くてもすむという作用により、コストパフォーマンスの
最適化が図れるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０以上の説明では主として
本発明音によってなされた発明をその背景となった利用
分野である制御用プログラム等の書き込み・読み出しを
行なうシステムに適用した場合について説明したが、そ
れに限定されるものでなく、マイクロコードの一部に不
具合を発生する可能性のあるマイクロプロセッサ一般に
適用できる。
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０以上の説明では主として
本発明音によってなされた発明をその背景となった利用
分野である制御用プログラム等の書き込み・読み出しを
行なうシステムに適用した場合について説明したが、そ
れに限定されるものでなく、マイクロコードの一部に不
具合を発生する可能性のあるマイクロプロセッサ一般に
適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、同一チップ上においてＲＡＭ、マイクロコー
ドが格納されるマスクＲＯＭ、そのマスクＲＯＭ内のマ
イクロコードを変更するための書き替え・消去可能なメ
モリを同一アドレス空間上に配置するとともに集積度及
び経済性を考慮してそれらが最適となるように集積する
ことにより、システムを煩雑にすることなくマイクロコ
ードが変更できるようになる。
ドが格納されるマスクＲＯＭ、そのマスクＲＯＭ内のマ
イクロコードを変更するための書き替え・消去可能なメ
モリを同一アドレス空間上に配置するとともに集積度及
び経済性を考慮してそれらが最適となるように集積する
ことにより、システムを煩雑にすることなくマイクロコ
ードが変更できるようになる。
第１図は本発明の一実施例を示すブロック図、第２図は
各メモリにおけるコストパフォーマンスと集積度との関
係を示すグラフ、 第３図は本発明のより具体的な実施例を示すブロック図
、 第４図は半導体記憶装置内の各メモリに対するアドレス
割り付けを示すメモリマツプ。 第５図〜第７図は各々アドレス変換方式の一実施例を示
すブロック図である。 １・・・・半導体記憶装置、２・・・・ＲＡＭ、３・・
・・ＲＯＭ、４・・・・ＥＰＲＯＭ、５・・・・アドレ
ス切換制御部、６・・・・書き込み制御回路、７・・・
・アドレスバッファ部、２０・・・・ＲＯＭ記憶素子行
列、２１・−・ＥＰＲＯＭ記憶素子行列、２２゜２３・
・・・デコーダ、２４．２５・・・・アドレス検索書替
可能ＲＯＭ、２９・・・・ＣＰＵ、３０・・・・半導体
内部制御部、４０．４１・・・・アドレス検第 ２
図 集積＄（ｃ−・ント／ぞラフ・） 第 ３ 図 第 ４ 図
各メモリにおけるコストパフォーマンスと集積度との関
係を示すグラフ、 第３図は本発明のより具体的な実施例を示すブロック図
、 第４図は半導体記憶装置内の各メモリに対するアドレス
割り付けを示すメモリマツプ。 第５図〜第７図は各々アドレス変換方式の一実施例を示
すブロック図である。 １・・・・半導体記憶装置、２・・・・ＲＡＭ、３・・
・・ＲＯＭ、４・・・・ＥＰＲＯＭ、５・・・・アドレ
ス切換制御部、６・・・・書き込み制御回路、７・・・
・アドレスバッファ部、２０・・・・ＲＯＭ記憶素子行
列、２１・−・ＥＰＲＯＭ記憶素子行列、２２゜２３・
・・・デコーダ、２４．２５・・・・アドレス検索書替
可能ＲＯＭ、２９・・・・ＣＰＵ、３０・・・・半導体
内部制御部、４０．４１・・・・アドレス検第 ２
図 集積＄（ｃ−・ント／ぞラフ・） 第 ３ 図 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、同一チップ上に、読み出し専用メモリ、書き替え可
能な不揮発性メモリ及び読み出し、書込み可能な揮発性
メモリが搭載され、プログラムが格納されるようにされ
た不揮発性メモリのメモリ領域のプログラムに不具合が
生じた場合に、上記書替え可能な不揮発性メモリに正し
いビットパターンが書き込まれるようにされ、この正し
い情報を選択する回路方式を備えていることを特徴とす
る半導体集積回路。 ２、上記不揮発性メモリおよび書替え可能な不揮発性メ
モリは、同一のアドレス空間に配置されてなることを特
徴とする特許請求の範囲第１項記載の半導体集積回路。 ３、上記同一チップ上に、マイクロコードが格納される
マスクＲＯＭ、そのマスクＲＯＭ内のマイクロコードの
変更が必要な場合、修正後のマイクロコードが書き込ま
れる書替え・消去可能なメモリを同一アドレス空間上に
配置すると共に、同一チップ上にＲＡＭを搭載して集積
度及び経済性を考慮してそれらが最適となるように各メ
モリの記憶容量を決定して集積することを特徴とする特
許請求の範囲第１項、第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071421A JPS63239697A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62071421A JPS63239697A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63239697A true JPS63239697A (ja) | 1988-10-05 |
Family
ID=13460029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071421A Pending JPS63239697A (ja) | 1987-03-27 | 1987-03-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63239697A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748967A (en) * | 1993-01-11 | 1998-05-05 | Hitachi, Ltd. | Program rewriting method and apparatus for multiprocessor system |
-
1987
- 1987-03-27 JP JP62071421A patent/JPS63239697A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748967A (en) * | 1993-01-11 | 1998-05-05 | Hitachi, Ltd. | Program rewriting method and apparatus for multiprocessor system |
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