JPS63229949A - Ｎｏ．７方式における有効信号識別回路 - Google Patents
Ｎｏ．７方式における有効信号識別回路Info
- Publication number
- JPS63229949A JPS63229949A JP62064621A JP6462187A JPS63229949A JP S63229949 A JPS63229949 A JP S63229949A JP 62064621 A JP62064621 A JP 62064621A JP 6462187 A JP6462187 A JP 6462187A JP S63229949 A JPS63229949 A JP S63229949A
- Authority
- JP
- Japan
- Prior art keywords
- signal unit
- link
- firmware
- signal
- sequence number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮｏ、７共通線信号方式に関し、特にレベル２
の受信制御方式に関する。
の受信制御方式に関する。
従来、この種のＮ０１７方式のレベル２では通信制御用
ＬＳｉなどを用いて信号ユニットを受信し、ファームウ
ェアによって逐次そのデータを解析していた。これによ
ってＮ０１７方式ではフラグ１つでオープニングフラグ
とクロージングフラグを兼用させたり、リンクの切断を
早急に語用するため送信するデータがなくても常にフィ
ルイン信号ユニット（Ｆ Ｉ ＳＯ）を送信するプロト
コルになっているので、フィルイン信号ユニットが連続
する場合など無駄な処理をファームウェアが実行するこ
とが多い。したがってリンクスピードが速くなると上記
のような受信処理か追従できなくなってしまう。
ＬＳｉなどを用いて信号ユニットを受信し、ファームウ
ェアによって逐次そのデータを解析していた。これによ
ってＮ０１７方式ではフラグ１つでオープニングフラグ
とクロージングフラグを兼用させたり、リンクの切断を
早急に語用するため送信するデータがなくても常にフィ
ルイン信号ユニット（Ｆ Ｉ ＳＯ）を送信するプロト
コルになっているので、フィルイン信号ユニットが連続
する場合など無駄な処理をファームウェアが実行するこ
とが多い。したがってリンクスピードが速くなると上記
のような受信処理か追従できなくなってしまう。
第２図に従来の受信制御回路の例を示す。同図において
回線から入ってきたシリアルのビット列はフラグパター
ンを検出する回路５１によって信号ユニットの始まりと
終わりを検知できる。そして０“′ディレータ５２によ
って挿入されていた゛０パを削除し送信時の信号列にも
どされ、シフトレジスタ５３に順次に送込まれる。そし
てシリアルのデータを１ｂｙｔｅ単位のパラレルのデー
タに変換する回路５５を介して受信ハードキュー５６に
積み込み、受信割込みにより信号ユニットの受信を制御
部（図示していない）に報告する。
回線から入ってきたシリアルのビット列はフラグパター
ンを検出する回路５１によって信号ユニットの始まりと
終わりを検知できる。そして０“′ディレータ５２によ
って挿入されていた゛０パを削除し送信時の信号列にも
どされ、シフトレジスタ５３に順次に送込まれる。そし
てシリアルのデータを１ｂｙｔｅ単位のパラレルのデー
タに変換する回路５５を介して受信ハードキュー５６に
積み込み、受信割込みにより信号ユニットの受信を制御
部（図示していない）に報告する。
制御部はいかなる信号ユニットの時でもハードキューか
らデータを読みとり、その読み取ったＬｒの値によって
チェックデータ値に従って信号ユニットの正常性のチェ
ックを毎回性なっていた。
らデータを読みとり、その読み取ったＬｒの値によって
チェックデータ値に従って信号ユニットの正常性のチェ
ックを毎回性なっていた。
上記した従来方式では、受信された信号ユニットについ
てすべてのヘッダ（ＢＩＢ、ＢＳＮ、ＦＩＢ、ＦＳＮ）
の処理をファームウェアで行っているので、今後リンク
スピードがさらに速くなるとファームウェアでは処理し
きれなくなってしまう。
てすべてのヘッダ（ＢＩＢ、ＢＳＮ、ＦＩＢ、ＦＳＮ）
の処理をファームウェアで行っているので、今後リンク
スピードがさらに速くなるとファームウェアでは処理し
きれなくなってしまう。
したがって本発明が解決しようとする問題点、換言すれ
ば本発明の目的は、チェックを必要とする受信信号ユニ
ットのみチェックするようにして受信処理を速めるよう
にしたＮ０１７方式における有効信号識別回路を提供す
ることにある。
ば本発明の目的は、チェックを必要とする受信信号ユニ
ットのみチェックするようにして受信処理を速めるよう
にしたＮ０１７方式における有効信号識別回路を提供す
ることにある。
本発明のＮ０１７方式における有効信号識別回路は、有
意信号ユニットと、フィルイン信号ユニットと、または
リンク状態信号ユニットとを識別し、受信信号ユニット
の順方向表示ビット、順方向シーケンス番号、逆方向表
示ビット、および逆方向シーケンス番号を各々チェック
する手段を具備し、リンク立ち上げ時にはリンク状態信
号ユニットのリンク状態表示の異なった信号を中央処理
装置に報告し、リンク確立後はフィルイン信号ユニット
の受信時にはその順方向表示ビット、順方向シーケンス
番号、逆方向表示ビット、および逆方向シーケンス番号
の異なった信号を中央処理装置に報告し、有意信号ユニ
ットの受信時にはその順方向表示ビット、順方向シーケ
ンス番号、逆方向表示ビット、および逆方向シーケンス
番号を報告すると同時に受信データをハードキューに積
み込むようにして構成される。
意信号ユニットと、フィルイン信号ユニットと、または
リンク状態信号ユニットとを識別し、受信信号ユニット
の順方向表示ビット、順方向シーケンス番号、逆方向表
示ビット、および逆方向シーケンス番号を各々チェック
する手段を具備し、リンク立ち上げ時にはリンク状態信
号ユニットのリンク状態表示の異なった信号を中央処理
装置に報告し、リンク確立後はフィルイン信号ユニット
の受信時にはその順方向表示ビット、順方向シーケンス
番号、逆方向表示ビット、および逆方向シーケンス番号
の異なった信号を中央処理装置に報告し、有意信号ユニ
ットの受信時にはその順方向表示ビット、順方向シーケ
ンス番号、逆方向表示ビット、および逆方向シーケンス
番号を報告すると同時に受信データをハードキューに積
み込むようにして構成される。
本発明について図面を参照して説明する。
第１図は本発明によるＮ０１７方式における有効信号識
別回路の一実施例を示すブロック図である。同図におい
て回線から入ってきたシリアルのビット列はフラグパタ
ーンを検出する回路１によって信号ユニットの始まりと
終わりを検知できる。
別回路の一実施例を示すブロック図である。同図におい
て回線から入ってきたシリアルのビット列はフラグパタ
ーンを検出する回路１によって信号ユニットの始まりと
終わりを検知できる。
そしてシフトレジスタ２を通すことによってＣＲＣチェ
ック、端数ビットチェック、最小バイト長未満の信号ユ
ニットをそれぞれチェックするハードエラ検出回路によ
ってその信号の誤り検出が行われる。そして、次に最新
に正しく受信したヘッダ部のビット列が受信と同期して
シフトレジスタ２からビット列を比較する回路５および
６に入る。
ック、端数ビットチェック、最小バイト長未満の信号ユ
ニットをそれぞれチェックするハードエラ検出回路によ
ってその信号の誤り検出が行われる。そして、次に最新
に正しく受信したヘッダ部のビット列が受信と同期して
シフトレジスタ２からビット列を比較する回路５および
６に入る。
リンク立上げ時には比較回路６はＬＩ判定回路７からＬ
Ｉの値がリンク状態信号ユニット（ＬＳＳＵ）の場合は
リンク状態表示（ＳＦ）の値が異なっているものだけセ
レクターによって振り分はファームウェア１０に知らせ
る。一方、リンク確立状態では、信号ユニットがフィル
イン信号ユニット（ＦＩＳＵ）ならばヘッダ部のビット
列を比較し等しくない時のみヘッダ部へ書き込み、有意
信号ユニット（ＭＳＵ）ならばヘッダ部を書き込んでデ
ータのみシリアル／パラレル変換器８を通して受信キュ
ー９に入れ、割込みにより受信報告をファームウェア１
０に行なう。
Ｉの値がリンク状態信号ユニット（ＬＳＳＵ）の場合は
リンク状態表示（ＳＦ）の値が異なっているものだけセ
レクターによって振り分はファームウェア１０に知らせ
る。一方、リンク確立状態では、信号ユニットがフィル
イン信号ユニット（ＦＩＳＵ）ならばヘッダ部のビット
列を比較し等しくない時のみヘッダ部へ書き込み、有意
信号ユニット（ＭＳＵ）ならばヘッダ部を書き込んでデ
ータのみシリアル／パラレル変換器８を通して受信キュ
ー９に入れ、割込みにより受信報告をファームウェア１
０に行なう。
以上説明したように本発明はＮｏ、７信号方式のレベル
２の信号処理においてスループットに最も影響する連続
するＦＩＳＵの受信処理を必要なものと必要でないもの
とにハードウェアで識別することを実現することによっ
て、ファームウェア処理の負荷の軽減を産み、高速での
信号ユニットの送受信ができるという効果がある。
２の信号処理においてスループットに最も影響する連続
するＦＩＳＵの受信処理を必要なものと必要でないもの
とにハードウェアで識別することを実現することによっ
て、ファームウェア処理の負荷の軽減を産み、高速での
信号ユニットの送受信ができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の方式を示すブロック図である。
従来の方式を示すブロック図である。
Claims (1)
- 有意信号ユニットと、フィルイン信号ユニットと、また
はリンク状態信号ユニットとを識別し受信ユニットの順
方向表示ビット、順方向シーケンス番号、逆方向表示ビ
ット、および逆方向シーケンス番号を各々チェックする
手段を具備し、リンク立ち上げ時にはリンク状態信号ユ
ニットのリンク状態表示の異なった信号を中央処理装置
に報告し、リンク確立後はフィルイン信号ユニットの受
信時にはその順方向表示ビット、順方向シーケンス番号
、逆方向表示ビット、および逆方向シーケンス番号の異
なった信号を中央処理装置に報告し、有意信号ユニット
の受信時にはその順方向表示ビット、順方向シーケンス
番号、逆方向表示ビット、および逆方向シーケンス番号
を報告すると同時に受信データをハードキューに積み込
むことを特徴とするＮｏ．７方式における有効信号識別
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064621A JPS63229949A (ja) | 1987-03-18 | 1987-03-18 | Ｎｏ．７方式における有効信号識別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62064621A JPS63229949A (ja) | 1987-03-18 | 1987-03-18 | Ｎｏ．７方式における有効信号識別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229949A true JPS63229949A (ja) | 1988-09-26 |
Family
ID=13263511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62064621A Pending JPS63229949A (ja) | 1987-03-18 | 1987-03-18 | Ｎｏ．７方式における有効信号識別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247055A (ja) * | 1990-02-26 | 1991-11-05 | Toshiba Corp | 通信制御装置 |
| US6374309B1 (en) | 1998-03-09 | 2002-04-16 | Fujitsu Limited | Communication signal suppressing apparatus and common line signal apparatus capable of reducing workload of firmware |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614752A (en) * | 1979-07-17 | 1981-02-13 | Nec Corp | Processing system for received data signal |
-
1987
- 1987-03-18 JP JP62064621A patent/JPS63229949A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614752A (en) * | 1979-07-17 | 1981-02-13 | Nec Corp | Processing system for received data signal |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03247055A (ja) * | 1990-02-26 | 1991-11-05 | Toshiba Corp | 通信制御装置 |
| US6374309B1 (en) | 1998-03-09 | 2002-04-16 | Fujitsu Limited | Communication signal suppressing apparatus and common line signal apparatus capable of reducing workload of firmware |
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