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KR830008236A - 바이트 동기화를 확립하기 위해 통신 서브씨스템의 장치를 갖는 데이터 처리 씨스템 - Google Patents

바이트 동기화를 확립하기 위해 통신 서브씨스템의 장치를 갖는 데이터 처리 씨스템 Download PDF

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KR830008236A
KR830008236A KR1019810003774A KR810003774A KR830008236A KR 830008236 A KR830008236 A KR 830008236A KR 1019810003774 A KR1019810003774 A KR 1019810003774A KR 810003774 A KR810003774 A KR 810003774A KR 830008236 A KR830008236 A KR 830008236A
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KR
South Korea
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coupled
bus
byte
bits
receiver
Prior art date
Application number
KR1019810003774A
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English (en)
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Inventor
오·홀티 토마스
에스·노이즈 스티븐
시·래이몬드 제임스
Original Assignee
니콜라스 프레지노스
허니웰 인포오메이숀 시스템스 인코오포레이티드
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Publication date
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Publication of KR830008236A publication Critical patent/KR830008236A/ko
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Abstract

내용 없음

Description

바이트 동기화를 확립하기 위해 통신 서브시스템의 장치를 갖는 데이터 처리시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 통신 서브시스템을 포함하는 데이터 처리시스템의 블록다이어 그램.
제 2 도는 통신 서브 시스템의 블록 다이어그램.

Claims (7)

  1. 씨스템 버스, 공동으로 씨스템 버스에 결합되어 있는 중앙 처리유닛(CPU), 메인 메모리 씨스템, 주변제어기와 통신 서브 씨스템으로 구성되며, 통신 서브 씨스템이 씨스템 버스에 결합된 통신제어기, 통신제어기에 각각 결합된 다수의 플렉시블 라인 어댑터(FLAP), 그리고 각각 플렉시블 라인 어댑터와 결합된 변복조장치, 다이얼링 유닛, 터치-토운 수신기, 음극선관(CRT)등을 포함하는 데이터 처리 씨스템에 있어서, 서로 결합되어 있고 동시에 씨스템 버스에도 결합된 U번스와 M버스, U버스에 결합된 마이크로프로세서, M버스에 결합된 랜덤 액세스 메모리(RAM), M버스에 결합된 프로그램할 수 있는 판독 전용 메모리(PRO), 한개의 전형적 장치가 비이트 타이밍 신호를 발생할때 동작하는 바이트 제어 프로토콜 모우드의 선택된 한 장치와 메인 메모리 사이에서 정보의 바이트를 전송하고 수신하기 위해 플렉시블라인 어댑터를 거쳐 전형적 장치와 통신하며 U-버스에 결합된 유니버설 동기화 수신기(USRT), 바이너리 데이터 비트를 바이트 타이밍 신호에 동기화하기 위해 전형적 장치에 결합된 동기화 장치 등으로 구성됨을 특징으로 하는 비이트 동기화를 확립하기 위해 통신 서브 씨스템의 장치를 갖는 데이터 처리 씨스템.
  2. 바이트 포맷에서 예정된 바이너리 비트의 스트림을 전송하기 위한 유니버설 동기화 수신기와 통신하는 직렬 플렉시블 라인 어댑터를 포함하는 제1항에 따르는 장치.
  3. 예정된 바이너리 비트가 데이터 비트의 다수의 바이트에 의해 이어지는 0비트의 한 바이트, 0비트의 한 바이트에 의해 이어지는 1비트의 두 바이트로 구성되는 직렬 FIAP 인터페이스 장치에 결합되고 직렬 FLAP 인퍼레이스 장치로부터 예정된 바이너리 비트의 스트림을 바이트포맷으로 수신하기 위한 수신기 장치를 포함하는 제2항에 따르는 장치.
  4. 예정된 바이너리 비트의 스트림 중 마지막 바이너리 1비트와 바이트 타이밍 신호 사이에서 바이너리 비트의 수를 계수하기 위해 수신기 장치에 계수되는 계수기 장치를 포함하는 제3항에 따르는 장치.
  5. 예정된 바이너리 비트의 스트림 중 마지막 바이너리 1비트와 바이트 타이밍 신호 사이에서 바이너리 비트의 수를 나타내는 숫자 디짓에서 카운트 장치를 고정시키기 위해 카운터 장치가 결합되는 제1장치를 포함하는 제4항에 따르는 장치.
  6. 숫자 디짓이 전형적 통신장치, 중앙처리유닛, 메인 메모리와 주변 제어기중 한 장치의 신별자이고, 숫자 디짓에 의해 확인될 전형적 통신장치, 중앙처리유닛, 메인 메모리와 주변 제어기중 한 장치를 선택하기 위해 멀티플렉서 장치를 포함하는 제5항에 따른 장치.
  7. 데이터 비트를 멀티플렉서로 시프트 하기 위해 수신기 장치, 카운터장치, 멀티플렉서 장치에 결합되고, 전형적 장치, 중앙처리유닛, 메인 메모리와 주변제어기중 한 장치에 결합된 시프트 레지스터를 포함하는 제 항에 따르는 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8103774A 1980-10-06 1981-10-06 Data processing system having apparatus in a communications subsystem for establishing byte synchronization KR860000984B1 (en)

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US194495 1980-10-06

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KR860000984B1 KR860000984B1 (en) 1986-07-24

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KR (1) KR860000984B1 (ko)
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