JPS63217709A

JPS63217709A - 入力信号から不要な遷移部分を除去する回路

Info

Publication number: JPS63217709A
Application number: JP62264064A
Authority: JP
Inventors: ドナルド　ウォルター　ジャンツ
Original assignee: Magnetic Peripherals Inc
Current assignee: Magnetic Peripherals Inc
Priority date: 1987-02-27
Filing date: 1987-10-21
Publication date: 1988-09-09
Also published as: DE3781543D1; AU1004388A; EP0279993A3; EP0279993B1; JPH0432471B2; EP0460775A2; US4760319A; DE3751438T2; CA1336725C; DE3781543T2; EP0460775B1; EP0460775A3; DE3751438D1; EP0279993A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は信号から不必要な部分を除去するための信号処
理技術と回路とに関するものであり、特に、未処理の信
号が不必要な部分を含む場合にサーボ機構を駆動するた
めの信号をつくることに関するものである。゛本発明は
特に、信号の所望の部分が比較的おだやかな傾斜と比較
的大きな反対向ぎの急な傾斜を含むような信号に有用で
ある。この回路は米国特許出願第９３２．８１４号に述
べられている「三相サーボパターン」から有用な速度を
形成するのに具体的に応用される。この特許出願は米国
特許出願第８００，０１９号の一部の継続であり、両者
とも出願係属中である。これらに開示しであることもあ
わせて参照されたい。

本川ｍ書の記載は磁気ディスクデータ記憶装置の構成と
ディスク媒体上の符号化情報からサーボ情報を発生して
利用する手段についである程度熟知していることを前提
にしている。これらの知識は類似の技術にも応用可能で
ある。

本発明が適用された具体的なシステムでは、不必要な信
号部分を除去してこの信号を基準電圧に関して差分をと
ることにより、サーボ読取りヘッド（この信号の元の入
力を提供する）の径方向の速度と方向を表わす正確で利
用可能な直線性の速度信号が連続的に提供される。この
読取りヘッドがデータディスク上を動く他のヘッドに機
械的に（または他の方法で）結合している場合に、情報
はその径方向の速度をも直接表わしている。

（従来の技術）連続的なサーボ信号を発生するシステムの例はジャック
スによる米国特許第４，１３０．７８６号に記載されて
いるので参照されたい。ジャックスの特許ではのこぎり
歯波形をつくるのに二相信号を用いており、二相信号を
参照してつくられた階段波形をこののこぎり歯波形に加
えている。その結果連続的な傾斜の直線信号が得られる
。

信号を滑らかにするために回路内のコンデンサに充電し
て放電するという方法が知られている。

例えばベニ−による米国特許第４．．５８４．５５９号
を参照されたい。ベニ−は入力信号を微分してない。更
に、ベニ−の回路は２個の演算増幅器（以下オペアンプ
という）により生ずるオフセット誤差を含む（主に５６
と５２であって、４８の寄与は少ない）。本発明は１個
のオペアンプにより生ずるオフセット誤差だけを含む（
Ｕｌ−Ａによるものであり、Ｕｌ−’Ｂの寄与はきわめ
て少ない）。

（発明の要約）本発明は入力信号であるのこぎり歯形の比較的ゆるい傾
斜に比例し、リセット期間後の階段を伴った速度を表わ
す微分信号をつくる。これに関連して「リセット」期間
中に有用な微分信号を合成する。

入力信号から入力コンデンサを通る電流を実質的に表わ
す電圧レベルＶ□を一形成される。信号入力線上の２個
の入力抵抗器の間に生じた電圧レベル■□は、時間と共
に変わる信号であって、処理される（この場合オプアン
プと呼ばれる差動増幅器により基準電圧との差を表わす
信号が生じる）。

不必要な信号部分が生じている間に（この場合リセット
期間の間に）、第２のオペアンプが正入力としてＶ□の
電圧を受け、生じた出力電圧は第２の（蓄積用）コンデ
ンサに蓄えられる。このコンデンサは入力信号電流を表
わす電圧レベルを保持する。

（好ましい実施例では）不必要な信号部分が生じている
間に入力信号の電圧レベルが急激に変化覆る。リセット
信号が第２のオペアンプの出力を利得調整された増幅器
に切替え、入力電圧レベルを表わ１適当な出力電圧を第
２のオペアンプを経由してその増幅器に送る。この利得
調整された出力はリセットパルスが終了するまで入力信
号を保つために供給される。

オペアンプを微分に使うためにはオペアンプの負の入力
が抵抗器を介して出力と結ばれ、入力信号線にコンデン
サが設けられていよう。この回路では、抵抗器Ｒ２とＲ
３とコンデンサＣ２が両抵抗器の間に設けられ、Ｃ２の
他端には基準電Ｌｆ線が接続されているが、これらは高
いノイズ信号が入ったときにＵｌ−Ａが飽和するのを防
ぐための付加フィルタの役目をしている。

リセット信号は三相サーボパターン（引用用願書に開示
しである）からつくられ、それに応答でる。例えば３個
の三相信号のうち第１の信号の上昇傾斜と第３の信号の
下降傾斜とが交わる時点でトリガされる。もらろんこの
回路は入力信号の急激な傾斜の遷移が処理された出力信
号に影響しないように除去されなければならないような
どんな装置にも使えるだろう。どんな場合でも、不必要
な部分が起きたときに固有の表われ方をして、それに基
づいてリセット信号がつくられるということを想定して
いる。

（実施例）第１図は好ましい実施例の回路１０の特徴を示すように
描かれた簡略化したブロック図である。

（電線またはその仙の手段にＪ：る電気的な接続を表わ
すのに本明細書では「線」という術５！ｉを使用するこ
とにする。）信号は８１点で回路に入力されてコンデン
サＣ１を充電し、抵抗器Ｒ１，Ｒ２゜Ｒ３を紅でオペア
ンプｕｉ−Ａの負入力に至る。

抵抗器Ｒ３とＡペアンプＵ”ｌ−Ａの負入力間の線は抵
抗器Ｒ４とコンデンサＣ３にも接続されている。抵抗器
Ｒ４とコンデンサＣ３は点２１と線１４上の点２２との
間で並列に接続されている。線１４はオペアンプＵｌ−
Ａの出力であり、８２点から供給される回路１０の出力
である。オペアンプＵ１−Δの正入力線１３は基準重任
を供給し、コンデンサＣ２を経由して信号入力線上の点
１２に接続されている。信号入力線上の抵抗器Ｒ１とＲ
２との間の点１６から線１７がオペアンプＵ１−８の正
入力に接続されている。線１７はまた線１８にも接続さ
れている。オペアンプＵ１−１３の負の入力は抵抗器Ｒ
５とコンデンサＣ５（線２３上にあり〉を経由してアー
ス（ＧＮＤ）に接続されている。オペアンプＵｌ−［３
の出力は、ＡベアンプＵ１−８の負入力と抵抗器Ｒ５間
の１９２３上の点、または適当な反転増幅器Ｕ２のいず
れかに選択的に接続される。この選択は線１９にリセッ
ト信号が供給されて機械的または電子的なスイッチＳＷ
を働らかせることによりなされる。線１９にリセット信
号が供給されると、オペアンプＵ１−Ｂの出力は適当な
反転増幅器Ｕ２に接続される。

リセット信号が消えると、スイッチはセットされてオペ
アンプＵ１−Ｂの出力は線２３に接続される。増幅器Ｕ
２の出力は線１８に供給され、線１８は線１７に接続さ
れている。

リセット中ホールド付微分器は次のように働く。

入力信号がコンデンサＣ１を充電すると、点１６はＣ１
の充Ｎ電流を表わす電圧レベルｖＩＩを示す。（第３図
を参照すると、第３図の代表的な実用的微分器には見ら
れない抵抗器Ｒ２０）Ｒ３およびコンデンサＣ２がこの
回路に付加されているのがわかる。）図のようにオペアンプＵｌ−Ａが接続されていると、負
入力の電圧が正入力の電圧レベル（■ＲＥ、）まで上が
った時点でオペアンプが自己安定化するようになる。し
たがって、オペアンプＬｌｌ−Ａの出力電圧はＶｌに比
例するようになる。

ｖＩＩの変化は非常に小さい（約０．１ミリボルト）で
あろうから、周囲の電流が漏洩すると回路の性能に影響
する。この事実は部品を選択するときに考慮しなければ
ならないので、後で第１Ａ図を参照して詳しく説明する
。

線１７上の電圧ＶｌｌはオペアンプＵ１−Ｂに正の入力
として供給される。回路の通常の動作中、すなわち信号
の所要部分が８１に入力として供給され、リセット信号
が線１９上にないとき、オペアンプＵ１−８の出力はオ
ペアンプＵｌ−Ｂの負入力の入力として線２３に供給さ
れ、抵抗器Ｒ５、コンデンサＣ５を通ってアースされる
。好ましい実施例ではアースの代わりに５ボルトのＭｌ
電圧を採用してもよい。（望むならば、図示の如く、抵
抗器Ｒ５にはコンデンサＣ５に供給される電圧にフィル
りをか番）る役目をもたせることができる。）リセット
信号が加えられると、機械的または電子的なスイッチＳ
ＷはオペアンプＵ１−８の出力を適当な反転増幅器Ｕ２
に送る。するとコンデンサＣ５の電圧レベルは反転増幅
器Ｕ２の誤差電圧となり、Ｕ２は線１８．１７、点１６
にコンデンサＣ５の電圧レベルに等しい電圧レベルを供
給し、リセット期間中オペアンプＬＪ１−Ａの負入力の
電圧レベルが保たれる。

第１Ａ図に更に詳細な回路図を示す。この図では抵抗と
コンデンサの値が示され、集積回路とその他の部品には
標準的に使用される製品番号が付しである。第１図でも
同じ素子には同じ参照番号を用いている。

第１Ａ図の回路１０Ａは本発明の好ましい実施例を詳細
に示すためのものである。第１図の回路１０と同じ参照
番号のものは同じ機能を果すことを示している。抵抗、
コンデンサおよび電圧の値は当業者なる本発明の思想か
ら逸脱することなく変えることができよう。しかし、い
くつかの部品のある特性は、オペアンプＬＪ１−Ａの微
分特性の性能に影響する周囲電圧に関する問題を防ぐた
めに重要である。例えば、回路素子Ｕ２は動作してない
ときに漏洩の小さい高出力インピーダンスの反転増幅器
であるから、例えばトランジスタＱ３と０４は漏洩の小
さいトランジスタでなければならない。２Ｎ３９０４と
いう番号はこの種のトランジスタとしてこの業界でよく
使われるもののびとっである。同様に、ＬＦ４１２Ａと
いう標準番号を持つオペアンプ（ナショナルセミコンダ
クタ社から入手可能）Ｕｌ−８は高人力インビーダンス
（１００ビ］アンペア入力）を有する高速の増幅器であ
り、Ｕ　１−　Ａの動作に影響を及ぼずような漏洩電流
は流れない。Ｕｌ−ＡとＵｌ−Ｂは多分同じ基板に実装
されるであろう。

第４図は可能性のある非理想的な入力信号の一部分を示
す。この信号は第２図のＷＦ１波形の一部分に相当する
。好ましい実施例では元の信号はディジタル回路により
つくられるから、図示の如く階段状の波形になる。おそ
らく主にデータディスク自身の不均一性のために、好ま
しい実施例の非理想的な入力信号ではしばしば過渡すな
わちスパイクｔ　　、ｔ２．ｔ３が見出されるであろう
。

これらの過渡は入力信号の階段形状と共にここで説明す
る回路により平滑化されて取り除かれるであろう。（参
照番号４０の曲線は第４図のｖＲＥ。

すなわち基ｔＪｌ−電圧レベルに対する信号を表わして
いる。）基準電圧は回路内の３森がみな同じ直流電位である必要
はないが、各電位は一定でなければならない。好ましい
実施例ではオペアンプの正入力に５ボルトの基準電圧を
用いると、使用する電源に対して最大のダイナミック・
レンジを得るのに最も効果的であった。

第５図の曲線４１は可能な理想的な出力信号を示す。４
２の部分は第２図の線ＷＦ３で示す負の出力信号部分に
相当する。

第２図に５個の波形が示されている。

ＷＦ−１は負の傾斜と正の遷移を有する入力信号である
。Ｗ「−２は遷移する時間を示１一連のパルスから成る
リセット信号である。ＷＦ−３は負の傾斜を有する入力
ＷＦ−１に対して信号出力点Ｓ２に供給される負の出力
信号である。ＷＦ−４は正の傾斜を有する入力信号であ
り、ＷＦ−５はその正の出力信号である。

これらの信号波形はすべて同じ時間帯で起きるのであり
、電圧値はｖＲＥＦという線で示した基岸電圧に対して
描かれている。ｗＦｌ、ＷＦ２０）ＷＦ３は本発明を利
用して同時に進行し、ＷＦ４とＷＦ５とＷＦ２も同時に
進行する。

リセット信号をつくる第６図の回路図には、本発明の実施例に用いられる三相
信号からリセット信号をつくる回路１゜Ｏを示す。３個
の三角波Ａ、Ｂ、Ｃは夫々線３１゜３２．３３に供給さ
れる。三角波は、前述の出願係属中の明細書に記載しで
ある実施例と共に用いられるデータディスクの中に、決
められた形式で納められている三相信号から導かれる。

第６図の回路１００は線３６がら第１図と第１Ａ図の８
１に人力信号を供給する。この出力信号の詳しい形は第
８図に示され、三相入力信号の訂しい形は第７図の上部
に示されている。

第７図では、３個のビット信号０，１．２（矩形波信号
すなわちディジタル「パルス」）が三相入力信号と放射
状関係をなして示されている。これらの信号は同時に放
射状位置で起こる。これらのビット信号０，１．２は夫
々出力線８０．Ｂ１゜Ｂ２上で見られる。これらの３個
の信号の各々の負の傾斜が限定された期間を有するリセ
ット信号をつくる。このことは３個のビットパルスをマ
イクロプロセッサで複合化することによりなしうるであ
ろう。すなわち、もしヘッドイン（すなわちヘッドがデ
ィスクの中心に向かって動く）中に発生するリセット信
号のみを受入れるとすれば、図示したように接続された
グー１へ５２と５３のような２個の排弛的論理和ゲート
を用いることになろう。好ましい実施例の復号化回路は
第９図を用いて説明する。第９図では、サーボ位置誤差
信号の急峻な遷移期間中にリセット信号を発生ずるが、
いったんこのことを理解するといくつも実施例を構築す
ることができよう。リセット信号をつくるのに用いられ
るビット信号は第６図の好ましい実施例の回路１００の
ような回路でつくられる。回路１００は次のように動作
する。

図示の如く、三相の入力信号（Ａ、Ｂ、Ｃ）は３個の比
較器Ｕ８　、Ｕ８２．ｕ８３により比較される。Ａ相信
号（線３１上）がＢ相信号（線３２上）よりも電圧が高
ければ、非反転バッファ回路ｖ２１の出力は「ハイ」で
あり、反転回路Ｕ１１の出力は「ロー」である。さもな
くば、反対になる。他の２個の比較器とそれらに付随し
ている反転回路と非反転回路は夫々の入力に対して同じ
ように働く。

第６図にはリセット信号をつくるために本発明で用いら
れる一般的な回路図を示してあり、信号Ａ、Ｂ、Ｃが夫
々線３１，３２．３３から回路１００に入力される。第
７図には基準電圧と共に典型的な信号△、Ｂ、Ｃが示さ
れている。各信号は比較器ｕｓ　　、ｕ８２．ｕｓ３の
正入力側に供給される。３個の入力信号の他方のうちの
１個は同じ３個の回路の負の入力に供給される。好まし
い実施例ではＵ８の回路に１Ｍ３３９という標準番号を
有する集積回路が使用される。これはナショナル・セミ
」ンダクタ社から入手可能である。

各入力信号（Ａ、Ｂ、Ｃ）はまた６個のアナログスイッ
チＵ　１４　（１−６）のうち２個にも供給され、これ
らのスイッチを通過後、差動増幅器Ｕ１９の反転入力線
３４と非反転入力線３５に送られ、第７図と第８図に示
すＳＰＥ信号、すなわちサーボ位置誤差信号をつくる。

比較器Ｕ８　　；Ｕ８　　、Ｕ８３に入力した入力信号
Ａ、Ｂ、Ｃは論理インバータＵ１　、Ｕ１２Ｕｌ　を駆
動すると共に論理バッファＵ２１゜Ｕ２　　、Ｕ２３を
も駆動する。これらの論理インバークとバッファの出力
はアナログスイッチＵ１４１−６を適当に切替える。

抵抗器とコンデンサの対１０１．１０２．１０３は夫々
比較器Ｕ８　、Ｕ８２．Ｕ８３にヒステリシスを与え、
Ａ、Ｂ、Ｃ信号に乗るかもしれないノイズの過渡により
多重スイッチングを起こすのを防止する。

回路Ｕ１９は差動増幅器であり、線３６に第８図に示す
ＳＰＥ信号を供給する。第８図（ヘッドインシーケンス
中）に示された信号に付いているアルファベットと数字
は第７図に示されている十進数またはＳＰＥの表示と同
じである。

線Ｂ１．Ｂ２．ＢＯ上に出力される０８回路の出力は第
７図に０．１．２として示されている。

第７図のへラドイン方向の信号を見ると、遷移、すなわ
ち不要な信号部分は領域６と２の間、領域３と１の間、
領域５と４の間（第５図と第７図の下部を参照のこと）
で起こるので、また下降するパルスはこれらの領域間の
各々で起こるので、更に１個の信号が下降する領域では
３ビツトの信号のうち１個だけがハイであるので、必要
なことは信号が下降するときにリセット信号を発するこ
とのみである。ヘッドアウトのときにはリセット信号が
必要なのはパルスの立上りのときである、すなわち傾斜
の遷移がその境界で起こる。マイクロプロセッサはこれ
らのディジタルビット信号を入力として受けＣ１プログ
ラムに基づいて各ビット信号の適当な立上り遷移時また
は下ｖｆＭ移時にリセット信号を発生する。このことは
５２と５３のような２個の排他的論理ゲートで考えるの
が最も簡単でかつ最も効率が良い。これらのゲートは各
トランジスタに対しディジタルワンショットと共に比較
的短い期間の出力パルスを供給する。

好ましい実施例では、ビット信号０．１．２の復号化は
３個のアンドゲートと各ゲートの出力に接続された３個
の７リツプフロツプと、フリップフロップの出力のオア
をとる回路とによりなされる。このオアゲートの出力は
ヘッドインのときもヘッドアウトのときもリセット信号
となるであろう。実際のリセット信号の発生はもつと複
雑なので第９図を用いて説明する。第９図にこのことを
行う回路２００を示すが、他の復号化回路も可能であり
、この実施例の三相サーボ信号以外のものからリセット
信号をつくることもできる。

第９図において、所望のリセット信号の期間よりも短い
期間を有するクロック入力が入力２０１から回路２００
に供給される。クロックパルスはクロック期間の短い部
分である。クロック１（第１０図参照）がノリツブフロ
ップＦ７のクロック入力に供給される。第２のクロック
、クロック２がナントゲートＮ２に遅延クロックとして
供給され、クロック２を反転したものがノアゲートＮ４
に供給される。

Ｆ７のＱ出力が「ロー」のとき回路１０と１０Ａで使用
されるリセット信号が供給され、スイッチを制御するの
に用いられる。

回路２００は第６図の回路１００の３個のｒＢＪ出ツノ
ずなわちビット出力を入力として受信する（第７図に相
互の時間関係を示す）。これらの反転したものと反転し
ないものとが図示の如くノアゲートＮ１．Ｎ２．Ｎ３の
入力として供給される。

これらのノアゲートの出力はノリツブ７０ツブＦ４．Ｆ
５．Ｆ６に入力される。これらのフリップ７０ツブのＱ
出力はナントゲートＮＡＩに入力され、その出力はナン
トゲートＮＡ２に入力される。ＮＡ１の出ツノはまたフ
リップ７０ツブＦ７をクリアする。ナントゲートＮＡ２
はまた［７のＱ出力とＦＢのＱ出力をも入力として受け
、これら３人力のナンド出力が７リツプフロツブＦ４゜
Ｆ５．Ｆ６にクリア信号として供給される。ノリツブフ
ロップＦ４．Ｆ５．Ｆ６．ＦＢのＤ入力はすべて図に矢
印で示すように「ハイ」信号、すなわち電圧レベルに接
続されている。

第９図の回路図と第１０図のそのタイミング図はリセッ
ト信号の効率的な復号化方法の一例を提供しているにす
ぎないのであって、本発明の範囲をこの回路に限定する
つもりではない。

【図面の簡単な説明】

第１図は好ましい実施例で採用される簡略化した回路図
である。第１Ａ図は好ましい実施例の詳細な回路図であ
る。第１図と第１Ａ図で同じ参照番号を付しである要素
は同じ構造を有するかまたは同じ機能を宋だすものであ
る。第２図は一組の信号電圧と時間の関係を示すグラフ
である。第３図は負型的な実用的微分器である。第１図
および第１Ａ図と同じ参照番号を付しているものは類似
の構造を有するかまたは類似の機能を果づものである。第４図は非理想的な入力信号のグラフである。第５図は
可能な理想的な出力信号のグラフである。第６図は三相
サーボパターンからリセット信号をつくるためにディジ
タルパルス列をつくる回路図である。第７図は３個の信
号のグラフであり、多対は第６図の回路図に開運してい
る。第８図は出力信号のグラフである。第９図は好まし
い実施例にしたがってリセット信号をつくるための回路
図である。第１０図は第９図のタイミング図である。

Claims

【特許請求の範囲】

（１）電圧が変わる入力信号の不要な一時的な部分をリ
セツト信号発生時に除去して、修正された信号を少なく
とも１回の基準電圧源より供給される基準電圧に関して
微分する回路であつて、該回路は、第１と第２の入力と、第１と第２の出力とを有し、第１
の入力に入力する前記リセツト信号に応答して前記第２
の入力を前記第１の出力から前記第２の出力に転換し、
それから前記第２の入力を前記第１の出力に戻すスイツ
チ手段と、前記入力信号の電流を受ける入力コンデンサと、正と負
の入力と、前記スイツチの第２の入力に接続された出力
とを有し、該正の入力は前記入力コンデンサを通つた電
流を表わす電圧を受けるように前記入力コンデンサに電
気的に接続されている演算増幅器と、一方の側を基準電圧に接続され、他方の側を前記演算増
幅器の負の入力と前記第１のスイツチ出力とに電気的に
接続されている蓄積用コンデンサと、第１の抵抗器と、フイードバツク抵抗器と、前記第２のスイツチ出力を受けるように接続された反転
増幅器と、第１の抵抗器と反転増幅器とを介して前記第２のスイツ
チ出力に接続されると共に、前記第１の抵抗器を介して
前記入力コンデンサと前記第１の演算増幅器の正の入力
とにも電気的に接続されている負の入力を有し、かつ基
準電圧に接続された正の入力を有し、かつ微分された修
正信号を出力すると共にフイードバツク抵抗器を介して
前記負の入力にも接続されている出力を有する第２の演
算増幅器と、を含むことを特徴とする回路。
（２）特許請求の範囲第（１）項記載の装置において、
前記リセツト信号は三相サーボ信号からつくられること
を特徴とする回路。
（３）特許請求の範囲第（１）項記載の装置において、
前記リセツト信号は不必要な一時的部分を有する入力信
号をつくるのに用いられるのと同じ三相サーボ信号から
つくられることを特徴とする回路。
（４）特許請求の範囲第（１）項記載の装置において、
前記第２の演算増幅器の負の入力は第１の抵抗器とフイ
ルタコンデンサとを介して基準電圧源に接続されている
ことと、前記フイルタコンデンサは前記第２の抵抗器と
前記第１の抵抗器との間にも接続されていることと、前
記第２の演算増幅器の負入力は前記第１と第２の抵抗器
を介して前記入力コンデンサと、前記反転増幅器の出力
および前記第１の演算増幅器の正の入力部分にも電気的
に接続されていることと、を特徴とする回路。
（５）特許請求の範囲第（１）項記載の装置において、
前記第２の演算増幅器の負の入力は、並列接続された前
記フイードバツク抵抗器と補償コンデンサを経由してそ
の出力に電気的に接続されていることを特徴とする回路
。
（６）特許請求の範囲第（４）項記載の装置において、
第３の抵抗器が前記第２の抵抗器と前記入力コンデンサ
との間に接続されていることと、前記入力コンデンサは
該第３の抵抗器を介して前記反転増幅器の出力と第１の
演算増幅器の正の入力とにも接続されていることとを特
徴とする回路。
（７）特許請求の範囲第（５）項記載の装置において、
第３の抵抗器が前記第２の抵抗器と前記入力コンデンサ
との間に接続されていることと、前記入力コンデンサは
該第３の抵抗器を介して前記反転増幅器の出力と第１の
演算増幅器の正の入力とにも接続されていることとを特
徴とする回路。
（８）特許請求の範囲第（４）項記載の装置において、
前記リセツト信号は三相サーボ信号からつくられること
を特徴とする回路。
（９）特許請求の範囲第（４）項記載の装置において、
前記リセツト信号は、不必要な一時的な部分を有する入
力信号をつくるのに使用されるのと同じ三相サーボ信号
からつくられることを特徴とする回路。
（１０）特許請求の範囲第（５）項記載の装置において
、前記リセツト信号は三相サーボ信号からつくられるこ
とを特徴とする回路。
（１１）特許請求の範囲第（５）項記載の装置において
、前記リセツト信号は、不必要な一時的な部分を有する
入力信号をつくるのに使用されるのと同じ三相サーボ信
号からつくられることを特徴とする回路。
（１２）特許請求の範囲第（１）項記載の装置において
、蓄積用抵抗器が、前記蓄積用コンデンサに接続されて
いる基準電圧源と前記第１の演算増幅器の負の入力との
間にあつて、前記蓄積用コンデンサと直列に接続されて
いることを特徴とする回路。
（１３）特許請求の範囲第（１）項記載の装置において
、蓄積用抵抗器の一方の側は前記第１のスイツチ出力と
前記第１の演算増幅器の負入力の両方に接続され、他方
の側は前記蓄積用コンデンサに接続されていることを特
徴とする回路。
（１４）特許請求の範囲第（４）項記載の装置において
、蓄積用抵抗器が、前記蓄積用コンデンサに接続されて
いる基準電圧源と前記第１の演算増幅器の負の入力との
間にあつて、前記蓄積用コンデンサと直列に接続されて
いることを特徴とする回路。
（１５）特許請求の範囲第（４）項記載の装置において
、蓄積用抵抗器の一方の側は前記第１のスイツチ出力と
前記第１の演算増幅器の負入力の両方に接続され、他方
の側は前記蓄積用コンデンサに接続されていることを特
徴とする回路。
（１６）特許請求の範囲第（５）項記載の装置において
、蓄積用抵抗器が、前記蓄積用コンデンサに接続されて
いる基準電圧源と前記第１の演算増幅器の負の入力との
間にあつて、前記蓄積用コンデンサと直列に接続されて
いることを特徴とする回路。
（１７）特許請求の範囲第（５）項記載の装置において
、蓄積用抵抗器の一方の側は前記第１のスイツチ出力と
前記第１の演算増幅器の負入力の両方に接続され、他方
の側は前記蓄積用コンデンサに接続されていることを特
徴とする回路。
（１８）特許請求の範囲第（６）項記載の装置において
、蓄積用抵抗器が、前記蓄積用コンデンサに蓄積されて
いる基準電圧源と前記第１の演算増幅器の負の入力との
間にあつて、前記蓄積用コンデンサと直列に接続されて
いることを特徴とする回路。
（１９）特許請求の範囲第（６）項記載の装置において
、蓄積用抵抗器の一方の側は前記第１のスイツチ出力と
前記第１の演算増幅器の負入力の両方に接続され、他方
の側は前記蓄積用コンデンサに接続されていることを特
徴とする回路。
（２０）特許請求の範囲第（７）項記載の装置において
、蓄積用抵抗器が、前記蓄積用コンデンサに接続されて
いる基準電圧源と前記第１の演算増幅器の負の入力との
間にあつて、前記蓄積用コンデンサと直列に接続されて
いることを特徴とする回路。
（２１）特許請求の範囲第（７）項記載の装置において
、蓄積用抵抗器の一方の側は前記第１のスイツチ出力と
前記第１の演算増幅器の負入力の両方に接続され、他方
の側は前記蓄積用コンデンサに接続されていることを特
徴とする回路。