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JPS63199517A - Ｃｍｏｓ技術によるｅｃｌコンパチブルな入力／出力回路 - Google Patents

Ｃｍｏｓ技術によるｅｃｌコンパチブルな入力／出力回路

Info

Publication number
JPS63199517A
JPS63199517A JP63011825A JP1182588A JPS63199517A JP S63199517 A JPS63199517 A JP S63199517A JP 63011825 A JP63011825 A JP 63011825A JP 1182588 A JP1182588 A JP 1182588A JP S63199517 A JPS63199517 A JP S63199517A
Authority
JP
Japan
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field effect
channel field
terminal
effect transistor
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63011825A
Other languages
English (en)
Inventor
エリーク、ドウマン
シユテフアン、マイエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPS63199517A publication Critical patent/JPS63199517A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

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  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＯＳ技術でのＥＣＬコンパチブルな入力
／出力回路に関する。
〔従来の技術〕
ＥＣＬおよびＣＭＯＳ技術は半導体回路技術に広く普及
しており、その際にＥＣＬ回路（−エミッタ結合論理）
はすべての論理ファミリーのなかで最小のスイッチング
時間を有する。ＥＣＬ回路のスイッチング時間は数ｎｓ
の範囲内にあり、また部分的にはｉｎｓ以下にも達して
いる。０Ｍ０３回路では相補性のＭＯＳＦＥＴ）ランジ
スタが使用され、その際に０Ｍ０３回路のオーム性出力
負荷は高い入力抵抗のために非常に低い、その際に容量
性出力負荷が大きいほど、スイッチング時間も長（なる
、より大きい容量性出力負荷ではスイッチング時間は約
１０ｎｓまたはそれ以上のオーダーである。
多数の用途では、０Ｍ０３回路を他の論理ファミリーと
、すなわちＥＣＬ論理回路とも一緒に接続する必要があ
る。その際より高いクロック周波数では、ますます０Ｍ
Ｏ５技術でのＥＣＬコンパチブルな入力／出力回路も必
要になる。このような入力／出力回路の構想は種々のメ
ーカーのＥＣＬ回路の多数の相異なる規定入力レベルお
よび保証出力レベルにより困難にされる。相応して入力
／出力回路は、高および低レベルに対して非常に厳密な
許容差が守られ得るように設計されなければならない。
出力回路に対してたとえばシーメンス社のゲートアレー
は許容入力電圧の最小範囲を存する。ここでレベルＶ−
ｈｉｇｈおよびＶ−１ｏｗに対し　　、て、Ｏｖおよび
一５ｖの作動電圧を有するＥＣＬ技術での習慣に相応し
て −１，０２５Ｖ＜Ｖ−ｈｉｇｈ＜−０，８８０Ｖ−１，
８１０Ｖ＜Ｖ−１ｏｗ　　＜−１，６２０Ｖが成り立つ
。
Ｖｓｍ−５ＶおよびＶｓｍ−０Ｖを有するＣＭＯＳ技術
の習慣では ３．９７５Ｖ＜Ｖ−ｈｉｇｈ＜４．１２０Ｖａ、１９０
Ｖ＜Ｖ−１ｏｗ　　＜３、Ｓ８０Ｖである。
さらに、考察している周波数範囲に対して出力回路は、
導線の波長抵抗の大きさの抵抗で終端されている導線を
駆動するように設計されていなければならない。
ＣＭＯＳ技術での人力抵抗は、その際に、最小許容可能
な変化幅の際にも入力信号を低または高レベルとして区
別し得るように設計されなければならない、その際にた
とえばフェアチャイルド社のＦ、１０にシリーズのＥＣ
Ｌ回路は最小の出力変化幅を有する。これに対しては、
Ｏｖおよび一５ｖの作動電圧を有するＥＣＬ技術での習
慣に相応して −１，１００Ｖ＜Ｖ−ｈｉｇｈ Ｖ−１ｏｗ　　＜−１，５２５Ｖ が成り立つ。
同様に、Ｖｏｗ””５ＶおよびＶ。−Ｏｖを有する０Ｍ
Ｏ３技術に対しては ３．９００Ｖ＜Ｖ−ｈｉｇｈ Ｖ−１ｏｗ　　＜３．４７５Ｖ が成り立つ。
考察している周波数範囲での人力／出力回路へのもう１
つの要求は、トランジスタパラメータの変動による伝播
時間のばらつきをできるかぎり小さく保つことにある。
このことは、相異なるトランジスタパラメータを有する
種々の回路を一緒に接続する際に回路間のデータの伝達
に対する正しい時間的挙動を保証するために重要である
。
〔発明が解決しようとする課題〕
本発明の目的は、非常に厳密なＥＣＬレベル要求を満足
しかつ温度およびトランジスタパラメータの変動とでき
るかぎり無関係である、ＣＭＯＳ技術でのＥＣＬコンパ
チブルな入力／出力回路を製造することである。
〔課題を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載の回路により達成される。
ドライバ段、センサ段、コンパレータ、低域通過フィル
タおよび参照電流源の実施態様は特許請求の範囲第２項
以下の対象であり、そこに詳細に説明されている。
（発明の効果） 本発明により得られる利点は、現在のメーカーのすべて
のＥＣＬゲートアレーが０ＭＯ３技術での入力／出力回
路と接続され得ることである。その際に調節回路はすべ
ての温度およびトランジスタパラメータの変動を補償し
、また入力回路に対しても出力回路に対しても使用され
得るように設計されている。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には０ＭＯ３技術でのＥＣＬコンパチブルな入力
／出力回路の全体回路が示されている。
ドライバ段ＴＲ１、ＴＲ２、・・・ＴＲｎは選択的に１
つの入力または出力回路を含んでいる。
出力回路の出力端におけるＶ−ｈｉｇｈレベルをより正
確に設定し得るように、テクノロジーにより条件付けら
れるパラメータの変動に応じて参照電流ＩＲＥＦを設定
することができる。参照電流ＩＲＥＦの外部設定はあま
りに煩雑であるので、１つの調節回路が構成された。そ
のためにドライバ段ＴＲ１、ＴＲ２、・・・ＴＲｎにセ
ンサ段Ｓが追加され、このセンサ段Ｓは入力端で、その
出力端ＯＡ’が常にＶ−ｈｌｇｈにあるように接続され
ている。調節回路全体はセンサ段Ｓ、コンパレータＫ、
低域通過フィルタＴおよび参照電流源ＩＲＥＦＱから成
っている。コンパレータにはセンサ段Ｓの実際出力電圧
に対する入力端Ｕ１，７と、外部から与えられる（Ｖ−
ｈｉｇｈの目標値の高さの）参照電圧に対する入力端Ｕ
□、とを含んでいる。これらの電圧の大きさの比較から
生ずる信号はコンパレータの出力端ＵＩＩＦＦから低域
通過フィルタＴを介して参照電流源ＩＲＥＦＱへ供給さ
れる。低域通過フィルタ自体は入力端ＴＥおよび出力端
ＴＯを含んでおり、また参照電流源ＩＲＥＦＱは入力端
ＩＲＥＦＥとｎ＋１個の出力端ＩＲＥＦＯ１、ＩＲＥＦ
Ｏ２、”・ＩＲＥＦＯｎ、ＩＲＥＦＯｎ＋１を有する。
従って、参照電流源ＩＲＥＦＱは、各ドライバ段ＴＲ１
、ＴＲ２、・Ｔ　Ｒｎに参照電流ＩＲＥＦを有する固有
の導線が導かれるように構成されている。これは、ドラ
イバ段のなかの電流ミラー回路を形成しまた参照電流Ｉ
ＲＥＦを供給されるトランジスタが、全回路内のパラメ
ータのばらつきの影響を最小化するたため、常に直接に
隣接して配置されなければならないので必要である。追
加的に、参照電流Ｉ　ＲＥＦを有する導線は容量性結合
にそれほど敏感に応動しない、ドライバ段ＴＲ１、ＴＲ
２、・・・ＴＲｎおよびセンサ段Ｓは追加的な外部構成
要素に対して、また出力信号の取り出しのため各１つの
外部端子Ａ１、、Ａ２、・・・λｎ、５ＰＡＤを含んで
いる。ＥＣＬコンパチブルな入力／出力回路の入力信号
はドライバ段ＴＲ１、ＴＲ２、・Ｔ　Ｒｎの入力端Ｅｌ
。
Ｅ２、・・・Ｂｎを介して導かれる。センサ段Ｓは出力
端において常にＶ−ｈｉｇｈにあるべきであるので、そ
の入力端は正電圧Ｖｌ１６と接続される。
第２図には、出力段として構成されており、２つの電流
ミラー回路Ｓ１、Ｓ２と、外部負荷抵抗ＲＬと、電界効
果トランジスタ対Ｔ１、Ｉ２と、これに前置接続されて
いるインバータ段１１、Ｉ２とを含んでいるドライバ段
が示されている。入力＃ＥＡは直列接続されているイン
バータ段ＩＩ。
Ｉ２を介して、ｐチャネル電界効果トランジスタＴｌの
ゲート端子およびｎチャネル電界効果トランジスタＩ２
のゲート端子と接続されている入力端ＥＡ’と接続され
ている。その際に電界効果トランジスタ対Ｔ１、Ｉ２は
直列回路を形成しており、ｐチャネル電界効果トランジ
スタＴ１のソース端子は正電圧Ｖ６６と、またｎチャネ
ル電界効果トランジスタＩ２のソース端子は第１の電流
ミラー回路Ｓ２の出力端０３２と接続されている。電流
ミラー回路Ｓ２は接地点ＧＮＤと接続されており、また
入力端ＥＳ２に参照電流値ＩＲＥＦを与えられる。それ
に対して第２の電流ミラー回路Ｓｌは正電圧Ｖ１１と接
続されており、またその入力端ＥＳＩはｐチャネル電界
効果トランジスタ対Ｉのドレイン端子およびｎチャネル
電界効果トランジスタＩ２のドレイン端子と接続されて
いる。電流ミラー回路Ｓ１の出力端０３１は一方では出
力段の出力端ＯＡを成し、また同時に抵抗ＲＬを介して
電圧ＶＲＤと接続守れている。抵抗ＲＬは外部抵抗であ
り、またその抵抗値は１００Ωである。
電圧ＶＲＤの大きさが＋３、Ｓｖに固定されることは目
的にかなっている０両電流ミラー回路Ｓ１およびＳ２は
それぞれ２つの電界効果トランジスタにより構成される
。その際に第２の電流ミラー回路３１は２つのＰチャネ
ル電界効果トランジスタ対３、Ｉ４を含んでおり、第１
のｐチャネル電界効果トランジスタＴ３のゲート端子お
よび第２のｐチャネル電界効果トランジスタＴ４のゲー
ト端子は、同時に第２の電流ミラー回路Ｓ１の入力端Ｅ
ＳＩをも形成する第１のｐチャネル電界効果トランジス
タＴ３のドレイン端子と接続されている。
２つのｐチャネル電界効果トランジスタＴ３、Ｉ４のソ
ース端子は正電圧ｖ参、に接続されており、また第２の
電流ミラー回路Ｓ１の出力端Ｏ３１は第２のｐチャネル
電界効果トランジスタＴ４のドレイン端子により形成さ
れる。第１の電流ミラー回路Ｓ２は２つのｎチャネル電
界効果トランジスタＩ６、Ｉ５を含んでおり、また第１
のｎチャネル電界効果トランジスタＩ５のゲート端子が
第２のｎチャネル電界効果トランジスタＩ６のゲート端
子およびドレイン端子と接続されているように構成され
ており、これらは同時に第１の電流ミラー回路Ｓ２の入
力端ＥＳ２をも形成する。２つのｎチャネル電界効果ト
ランジスタＩ６、Ｉ５のソース端子は接地点ＧＮＤと接
続され、また第１のｎチャネル電界効果トランジスタＩ
５のドレイン端子は第１の電流ミラー回路Ｓ２の出力端
Ｏ３２を形成している。電流ミラー回路のなかの電界効
果トランジスタのチャネル幅の比は第１の電流ミラー回
路ではＩ３：Ｉ４−１：８．１２５であり、また第２の
電流ミラー回路ではＩ６　！Ｔ５−１　：１０である。
ｌｚベアＬ＋Ｖ−ｈｉｇｈとＶ−１０Ｗとの間の切換の
ため電界効果トランジスタＴ１、Ｔ２が第２図の回路に
挿入される。第１の電流ミラー回路Ｓ２はその際に参照
電流Ｉ　ＲＥＦを後続の電流ミラー回路から減結合する
。
第３図ではドライバ段が入力段として構成されており、
電流ミラー回路Ｓ３、出力ドライバ段Ａおよび差増幅器
ＤｒＦＦを含んでいる。電流ミラー回路Ｓ３、出力ドラ
イバ段Ａおよび差増幅器ＤＩ　）’　Ｆが接地点ＧＮＤ
と接続されており、その際に後二者は正電圧Ｖ１１Ｂと
追加的に接続されている。
電流ミラー回路Ｓ３は参照電流値Ｉ　ＲＥＦを与え・ら
れる入力端Ｅ３３を有し、またその出力端Ｏ３３で差増
幅器ＤＩＦＦと接続されている。その出力端０ＤＩＦＦ
にすべての条件（電界効果トランジスタのパラメータお
よび正電圧Ｖ１１の変動）のちとには全ＣＭＯ９変化幅
が生じないので、出力ドライバ讃Ａが続いている。入力
端ＢＳ３に調節された参照電流値ＩＲＥＦを有する電流
ミラー回路Ｓ３は、差増幅器ＤＩＦＦのなかの電界効果
トランジスタのパラメータの悪化の際に、高められた電
流値を出力端０３３を介して供給する作用をする。
電流ミラー回路Ｓ３は２つのｎチャネル電界効果トラン
ジスタＴ７、Ｔ８を含んでおり、その際に第１の電界効
果トランジスタＴ７のゲート端子および第２の電界効果
トランジスタＴ８のゲート端子は、同時に電流ミラー回
路Ｓ３の入力端ＥＳ３を形成する第１の電界効果トラン
ジスタＴ７のドレイン端子と接続されている０両電界効
果トランジスタＴ７、Ｔ８のソース端子は接地点ＧＮＤ
に接続されており、また第２の電界効果トランジスタＴ
８のドレイン端子は電流ミラー回路Ｓ３の出力端Ｏ５３
を形成している。第１の電界効果トランジスタと第２の
電界効果トランジスタとのチャネル幅比Ｔ７：Ｔ８は１
：１である。
出力ドライバ段Ａは２つの直列に接続されている電界効
果トランジスタＴ１１、Ｔｌ２を含んでいる。その際に
ｐチャネル電界効果トランジスタＴ１２はソース端子で
正電圧Ｖ□に、またｎチャネル電界効果トランジスタＴ
１１はソース端子で接地点ＧＮＤに接続されている。差
増幅器ＤＩＦＦの出力端０ＤＩＦＦはｐチャネル電界効
果トランジスタＴ１２およびｎチャネル電界効果トラン
ジスタＴ１１のゲート端子と接続されている０両電界効
果トランジスタのドレイン端子は出力ドライバ段Ａの出
力端ＯＥを形成している。
差増幅器ＤＩＦＦは４つのｎチャネル電界効果トランジ
スタＴ９、Ｔ１０、Ｔ１３、Ｔ１４．２つのｐチャネル
電界効果トランジスタＴ１５、Ｔ１８および２つの抵抗
Ｗ１、Ｗ２として接続されているｐチャネル電界効果ト
ランジスタＴ１６、Ｔ１７を含んでいる。第１および第
２のｎチャネル電界効果トランジスタＴ１４、Ｔ１３の
ソース端子は電流ミラー回路Ｓ３の出力端Ｏ５３と接続
されており、第１のｎチャネル電界効果トランジスタＴ
１４のゲート端子は差増幅器ＤＩＦＦの第１の入力端Ｂ
Ｅと接続されており、また第２のｎチャネル電界効果ト
ランジスタＴ１３のゲート端子は電圧ＶＲＤ’を与えら
れる第２の入力端に接続されている。第１の入力端ＥＥ
は後でドライバ回路の入力端Ｅ１、Ｅ２、・・・Ｅｎと
接続され、また第２の入力端は−１，３ｖの電圧を与え
られる。
抵抗Ｗ１．Ｗ２は各１つのｐチャネル電界効果トランジ
スタＴ１７、Ｔ１６から形成されており、それぞれのｐ
チャネル電界効果トランジスタのゲート端子およびドレ
イン端子は共通に接続されている。第１のｎチャネル電
界効果トランジスタＴ１４のドレイン端子は第１のＰチ
ャネル電界効果トランジスタ７１８および第３のｎチャ
ネル電界効果トランジスタＴ９から成る直列回路と第１
のｐチャネル電界効果トランジスタ７１８のゲート端子
において接続されており、また第２のｎチャネル電界効
果トランジスタＴ１３のドレイン端子が第２のｐチャネ
ル電界効果トランジスタＴ１５および第４のｎチャネル
電界効果トランジスタＴ１０から成る直列回路と第２の
ｐチャネル電界効果トランジスタＴ１５のゲート端子に
おいて接続されている０両直列回路は、第３のｎチャネ
ル電界効果トランジスタＴ９のゲート端子およびドレイ
ン端子が第４のｎチャネル電界効果トランジスタＴ１０
のゲート端子と接続されていることにより、互いに接続
されている０両直列回路は第１のｐチャネル電界効果ト
ランジスタ７１Ｂおよび第２のｐチャネル電界効果トラ
ンジスタＴ１５のソース端子を介して正電圧ＶＤＩＩを
供給され、また第３のｎチャネル電界効果トランジスタ
Ｔ９および第４のｎチャネル電界効果トランジスタＴ１
０のソース端子を介して接地点ＧＮＤと接続されている
。
第１および第２のｎチャネル電界効果トランジスタＴ１
３、Ｔ１４およびｐチャネル電界効果トランジスタＴ１
７、Ｔ１６から形成される入力差増幅回路の電圧増幅率
はわずかでる。なぜならば、Ｐチャネル電界効果トラン
ジスタＴ１７、Ｔ１６は抵抗として接続されているから
である０本来の電圧増幅は後置接続されている両直列回
路のなかで行われ、その際に合成された出力信号が差増
幅器Ｄ　Ｉ　Ｆ　Ｆ’の出力端０ＤＩＦＦから取り出さ
れ得る。この出力端における出力信号はすべての条件の
もとには、たとえば電界効果トランジスタのパラメータ
または電圧ｖｅｅの変動の際には、全ＣＭＯＳの変化幅
に達しないので、この出力信号はさらに後置接続されて
いる出力ドライバ段Ａを介して増幅される。
第４図に示されているセンサ段は第２図中に示されてい
る出力段と類似に構成されている。このセンサ段は各１
つの入力端ＥＳ４、ＥＳ５および各１つの出力端０３４
．０３５を有する２つの電流ミラー回路Ｓ４およびＳ５
を含んでいる。電流ミラー回路Ｓ４およびＳ５はそれぞ
れ２つの電界効果トランジスタ、電流ミラー回路Ｓ４で
は２つのｐチャネル電界効果トランジスタＴ２１、Ｔ２
２、また電流ミラー回路Ｓ５では２つのｎチャネル電界
効果トランジスタＴ２３、Ｔ２４から形成されている。
しかし、ｎチャネル電界効果トランジスタＴ１９および
ｐチャネル電界効果トランジスタＴ２０から形成されて
いる直列回路の入力端ＥＡ’は、第２図中の出力段と異
なり、直接に正電圧Ｖ１１ｌと接続されている。この理
由からセンサ段の出力端ＯＡ”には常に電位Ｖ−ｈｉｇ
ｈが生じている。
センサ段の電流消費を減するため、外部負荷抵抗ＲＬ’
を１にΩに高め、かつ電界効果トランジスタＴ２２を係
数１０だけ狭く設計することができる。このことは、そ
のチャネル幅が第２図中の１３００、ｃｒｍの代わりに
１３０／ｊｍに過ぎないことを意味する。負荷抵抗ＲＬ
’に対する電圧ＶＲＤ１は第２図中の電圧ＶＲＤと類似
して＋３、Ｓｖの大きさに設定されている。
第５図に示すコンパレータは電流ミラー回路５ＤＩＦＦ
を有する差増幅器および追加的に２つの直列に接続され
ている抵抗Ｗｌ　”、　Ｗ２　’を含んでいる。その際
に差増幅器は各１つの入力端ｔＬｒｒ、Ｕ□、を有する
２つのｎチャネル電界効果トランジスタＴ２５、Ｔ２６
から形成される。これらの電界効果トランジスタのソー
ス端子は第３の電界効果トランジスタＴ２９のドレイン
端子を介して接地点ＧＮ’Ｄと接続されている。この第
３の電界効果トランジスタＴ２９の制御は、抵抗Ｗｌ’
、Ｗ２’から形成される分圧器を介して行われる。
、　そのために第３の電界効果トランジスタＴ２９のゲ
ート端子は分圧器の接続点Ｍと接続されている。
電流ミラー回路は２つのｐチャネル電界効果トラ　。
ンジスタＴ２７、Ｔ２Ｏを含んでおり、それらのソース
端子は正電圧Ｖ、に、第１のｐチャネル電界効果トラン
ジスタＴ２Ｂのドレイン端子は第１および第２のｐチャ
ネル電界効果トランジスタＴ２７、Ｔ２Ｏのゲート端子
と接続されている。電流ミラー回路は差増幅器の後に接
続されているので、第１のｐチャネル電界効果トランジ
スタＴ２８および第１のｎチャネル電界効果トランジス
タＴ２５のドレイン端子ならびに第２のｐチャネル電界
効果トランジスタＴ２７および第２のｎチャネル電界効
果トランジスタＴ２６のドレイン端子は互いに接続され
ている。電界効果トランジスタＴ２７およびＴ２６のド
レイン端子は同時にコンパレータの出力端Ｕ＃ＩＦＦを
も形成しており、そこから出力信号が取り出され得る。
分圧器回路の第１の抵抗Ｗｌ’は直列に接続されている
２つのｐチャネル電界効果トランジスタＴ３１．Ｔ３２
から形成されており、同一のｐチャネル電界効果トラン
ジスタのゲートおよびドレイン端子は共通に接続されて
いる。また分圧器回路の第２の抵抗Ｗ２’は単に１つの
ｎチャネル電界効果トランジスタＴ３０から形成されて
おり、そのゲートおよびドレイン端子は一緒に接続され
ている。
第６図に示されている調節回路用の低域通過フィルタは
、単に２つの構成要素、すなわち抵抗として利用されて
おり最小のチャネル幅を有するｐチャネル電界効果トラ
ンジスタＴ３３およびそのゲート端子と共通に横枝路内
に位置する２〜３２Ｆの大きさのコンデンサＣから成っ
ている一低域通過フィルタの入力端ＴＥおよび出力端Ｔ
ｏはそれぞれ電界効果トランジスタＴ３３のドレインま
たはソース端子と接続されている。
第７図には入力端ＩＲＥＦＥおよび出力端ＩＲＥＦＯ１
、ＩＲＥＦＯ２，・・・１ＲＥＦＯｎ、ＩＲＥＦＯｎ＋
１を有する参照電流源が示されている。
この参照電流源はｍ−４個の電流ミラー回路Ｓ６、Ｓ７
、Ｓ８，・・・３ｍ、Ｓｍ＋１および１つのｐチャネル
電界効果トランジスタＴ３４から成っている。入力端Ｉ
　ＲＥＦＥにおける入力信号はｐチャネル電界効果トラ
ンジスタＴ３４を介して電流ミラー回路Ｓ６に、またそ
こからその他の電流ミラー回路Ｓ７、Ｓ８、・Ｓｍ、Ｓ
ｍ＋１に伝達される。この目的で入力端ＩＲＥＦＥは電
界効果トランジスタＴ３４のゲート端子と、また該電界
効果トランジスタのソース端子は正電圧ｖｓｅと、また
そのドレイン端子は電流ミラー回路Ｓ６の入力端ＥＳ６
と接続されている。電流ミラー回路Ｓ６の出力端Ｏ３６
は同時に、正電圧ｖ０を供給されるその他の電流ミラー
回路Ｓ７、Ｓ８、・・・Ｓｍ、Ｓｍ＋１の入力ｆｍＥｓ
をも形成している。電流ミラー回路Ｓ６は追加的に接地
点ＧＮＤと接続されている。
参照電流源のすべての電流ミラー回路はそれぞれ２つの
電界効果トランジスタから形成される。
第１の電流ミラー回路Ｓ６は２つのｎチャネル電界効果
トランジスタＴ３５．７３６を含んでおり、その際に第
１のｎチャネル電界効果トランジスタ７３６のゲート端
子は第２のｎチャネル電界効果トランジスタＴ３５のゲ
ート端子およびドレイン端子と接続されており、これら
の端子は同時に第１の電流ミラー回路Ｓ６の入力端ＥＳ
６をも形成している。これらの両電界効果トランジスタ
Ｔ３５、Ｔ３５のソース端子はそれぞれ接地点ＧＮＤに
接続されており、また第１のｎチャネル電界効果トラン
ジスタＴ３６のドレイン端子は同じ電流ミラー回路の出
力端Ｏ３６を形成している。その他の電流ミラー回路Ｓ
７、Ｓ８、・・−３ｍ、Ｓｍ＋ｌは共通の第１のｐチャ
ネル入力トランジスタＴ３７および各１つの第２、第３
・・・のｐチャネル出力トランジスタＴ３８、Ｔ３５、
・・・ＴｋＳＴｋ＋１を有する。第１のｐチャネル電界
効果トランジスタＴ３７のゲート端子はそのドレイン端
子と共通に入力端ＢＳを形成し、また追加的に残りのｐ
チャネル電界効果トランジスタ７３Ｂ、Ｔ３５、・・・
Ｔｋ、Ｔｋ＋１のゲート端子と接続されている。
第２、第３、第４・・・のｐチャネル出力トランジスタ
のドレイン端子は出力端Ｉ　ＲＥＦＯ１、ＩＲＥＦＱ２
、・・・ＩＲＥＦＯｎ、ＩＲＥＦＯｎ＋１を形成してお
り、また電界効果トランジスタＴ３８、Ｔ３５、・・・
Ｔｋ、Ｔｋ＋１のすべてのソース端子は正電圧Ｖ１１と
接続されている。
【図面の簡単な説明】
第１図はドライバ回路とセンサ段、コンパレータ、低域
通過フィルタおよび参照電流源から成る調節回路とを有
する入力／出力回路全体のブロック図、第２図は０ＭＯ
３技術での出力回路に対するドライバ回路の回路図、第
３図は０ＭＯ３技術での入力回路としてのドライバ回路
の回路図、第４図は０ＭＯ３技術でのセンサ段の回路図
、第５図は０ＭＯ３技術でのコンパレータの回路図、第
６図は低域通過フィルタの回路図、第７図は０ＭＯ３技
術での参照電流源の回路図である。第４図、第５図、第
６図および第７図は調節回路の構成要素を成している。 Ａ１．Ａ２〜Ａｎ、５ＰＡＤ・・・外部構成要素に対す
る端子、ＯＲ・・・入力段の出力端、ＯＡ、ＯＡ’・・
・出力またはセンサ段の出力端、Ｓ・・・センサ段，・
・・ＴＲ１、ＴＲ２〜ＴＲｎ・・・ドライバ段、Ｋ　・
・・コンパレータ、Ｔ・・・低域通過フィルタ、ＩＲＥ
ＦＱ・・・参照電流源、ＩＲＥＦ・・・参照電流、ＩＲ
ＥＦＥ・・・参照電流源の入力端、ＩＲＥＦＯ１、ＩＲ
ＥＦＱ２〜ＩＲＥＦＯｎ、ＩＲＥＦＯｎ＋１＝参照電流
源の出力端、ＴＥ、Ｔｏ・・・低域通過フィルタの入力
端または出力端、ＬＪ＋ｓｔ　ｌ　ＵｌｔＦ・・・コン
パレータの入力端ｓ　ＵＩＩＩＦＦ・・・コンパレータ
の出力端、Ｅ１、Ｅ２〜Ｅｎ・・・ドライバ回路の入力
端、ｖＩ＋６・・・５ｖの電圧、ＥＡ、ＥＡ’・・・出
力段の入力端、■１、Ｉ２・・・インバータ段、ＧＮＤ
・・・接地点（Ｏｖ）、Ｔ１、Ｔ３．Ｔ４．Ｔ１２．Ｔ
Ｉ５〜Ｔ１９．Ｔ２１、Ｔ２２．Ｔ２７．Ｔ２Ｏ，Ｔ３
１〜Ｔ３４゜Ｔ３７〜Ｔ３９．Ｔｋ、Ｔｋ＋１・・・ｐ
チ中ネル電界効果トランジスタ、Ｔ２．Ｔ５〜Ｔｉ１、
Ｔ１３、Ｔ１４．Ｔ２０．Ｔ２３〜Ｔ２６．Ｔ２９゜Ｔ
３０．Ｔ３５．Ｔ３６・・・ｎチャネル電界効果トラン
ジスタ、Ｗ１、Ｗ２．Ｗｌ　’、Ｗ２　”・・・抵抗、
ＤＩＦＦ、５ＤＩＦＦ・・・差増幅器、３１，３２〜Ｓ
ｍ、Ｓｍ＋１・・・電流ミラー回路、ＢＳＩ　〜ＥＳ６
、ＥＳ・・・電流ミラー回路の入力端、０５１〜Ｏ３６
・・・電流ミラー回路の出力端、ＲＬ、ＲＬ”・・・負
荷抵抗、ＶＲＤ−ＶＲＤ’・・・追加電圧、ＥＥ・・・
差増幅器の第１の入力端、０ＤＩＦＦ・・・差増幅器の
出力端、Ｃ・・・低域通過フィルタ内のコンデンサ。 ＩＧ　２ ＦＩＧ６ ＦＩＧ７

Claims (1)

  1. 【特許請求の範囲】 １）入力／出力回路がドライバ段（ＴＲ１、ＴＲ２、・
    ・・ＴＲｎ）、センサ段（Ｓ）、コンパレータ（Ｋ）、
    低域通過フィルタ（Ｔ）および参照電流源（ＩＲＥＦＱ
    ）を含んでおり、センサ段（Ｓ）、コンパレータ（Ｋ）
    、低域通過フィルタ（Ｔ）および参照電流源（ＩＲＥＦ
    Ｑ）が１つの調節ループを形成し、コンパレータ（Ｋ）
    が２つの入力端（Ｕ＿Ｉ＿Ｓ＿Ｔ、Ｕ＿Ｒ＿Ｅ＿Ｆ）お
    よび１つの出力端（Ｕ＿Ｄ＿Ｉ＿Ｆ＿Ｆ）を含んでおり
    、出力端（Ｕ＿Ｄ＿Ｉ＿Ｆ＿Ｆ）が低域通過フィルタ（
    Ｔ）を介して参照電流源（ＩＲＥＦＱ）と接続されてお
    り、参照電流源（ＩＲＥＦＱ）がｎ＋１（ｎは整数）個
    の出力端（ＩＲＥＦＯ１、ＩＲＥＦＯ２、・・・ＩＲＥ
    ＦＯｎ、ＩＲＥＦＯｎ＋１）を有しまた各１つの出力端
    でドライバ段（ＴＲ１、ＴＲ２，・・・ＴＲｎ）および
    センサ段（Ｓ）に接続されており、センサ段（Ｓ）の出
    力端がコンパレータ（Ｋ）の入力端（Ｕ＿Ｉ＿Ｓ＿Ｔ）
    と接続されており、ドライバ段（ＴＲ１、ＴＲ２、・・
    ・ＴＲｎ）およびセンサ段（Ｓ）が各１つの外部端子（
    Ａ１、Ａ２、・・・Ａｎ、ＳＰＡＤ）を含んでおり、セ
    ンサ段（Ｓ）が正電圧（Ｖ＿Ｄ＿Ｄ）と接続されている
    入力端を含んでおり、またドライバ段（ＴＲ１、ＴＲ２
    、・・・ＴＲｎ）がＥＣＬコンパチブルな入力／出力回
    路の入力信号に対する入力端（Ｅ１、Ｅ２、・・・Ｅｎ
    ）を含んでいることを特徴とするＣＭＯＳ技術でのＥＣ
    Ｌコンバチブルな入力／出力回路。 ２）ドライバ段およびセンサ段（Ｓ）が出力段として構
    成されており、２つの電流ミラー回路（Ｓ１、Ｓ２；Ｓ
    ４、Ｓ５）と、１つの負荷抵抗（ＲＬ、ＲＬ′）と、第
    １のｐチャネル電界効果トランジスタ（Ｔ１、Ｔ１９）
    および第１のｎチャネル電界効果トランジスタ（Ｔ２、
    Ｔ２０）を有する電界効果トランジスタ対とを含んでお
    り、入力端（ＥＡ′）が第１のｐチャネル電界効果トラ
    ンジスタ（Ｔ１、Ｔ１９）のゲート端子および第１のｎ
    チャネル電界効果トランジスタ（Ｔ２、Ｔ２０）のゲー
    ト端子に接続されており、電界効果トランジスタ対（Ｔ
    １、Ｔ２；Ｔ１９、Ｔ２０）が直列回路を形成しており
    、第１のｐチャネル電界効果トランジスタ（Ｔ１、Ｔ１
    ９）のソース端子が正電圧（Ｖ＿Ｄ＿Ｄ）と、また第１
    のｎチャネル電界効果トランジスタ（Ｔ２、Ｔ２０）の
    ソース端子が第１の電流ミラー回路（Ｓ２、Ｓ５）の出
    力端（ＯＳ２、ＯＳ５）と接続されており、同じ電流ミ
    ラー回路の入力端（ＥＳ２、ＥＳ５）が参照電流値（Ｉ
    ＲＥＦ）と接続されており、同じ電流ミラー回路（Ｓ２
    、Ｓ５）が接地点（ＧＮＤ）と接続されており、第２の
    電流ミラー回路（Ｓ１、Ｓ４）が正電圧（Ｖ＿Ｄ＿Ｄ）
    と接続されており、同じ電流ミラー回路の入力端（ＥＳ
    １、ＥＳ４）が第１のｐチャネル電界効果トランジスタ
    （Ｔ１、Ｔ１９）のドレイン端子および第１のｎチャネ
    ル電界効果トランジスタ（Ｔ２、Ｔ２０）のドレイン端
    子と接続されており、同じ電流ミラー回路の出力端（Ｏ
    Ｓ１、ＯＳ４）が負荷抵抗（ＲＬ、ＲＬ′）および出力
    段の出力端（ＯＡ、ＯＡ′）と接続されており、負荷抵
    抗（ＲＬ、ＲＬ′）の別の端子が１つの電圧（ＶＲＤ、
    ＶＲＤ″）に接続されていることを特徴とする特許請求
    の範囲第１項記載のＣＭＯＳ技術でのＥＣＬコンパチブ
    ルな入力／出力回路。 ３）ドライバ段（ＴＲ１、ＴＲ２、・・・ＴＲｎ）のな
    かに電界効果トランジスタ対（Ｔ１、Ｔ２）の入力端（
    ＥＡ′）の前に複数個の直列接続されているインバータ
    段（Ｉ１、Ｉ２）が配置されており、第１のインバータ
    段（Ｉ１）の入力端（ＦＡ）がドライバ段の入力端（Ｅ
    １、Ｅ２、・・・ＥＮ）と接続されていることを特徴と
    する特許請求の範囲第２項記載の入力／出力回路。 ４）センサ段（Ｓ）のなかで電界効果トランジスタ対（
    Ｔ１９、Ｔ２０）の入力端（ＥＡ′）が正電圧（Ｖ＿Ｄ
    ＿Ｆ）と接続されていることを特徴とする特許請求の範
    囲第２項記載の入力／出力回路。 ５）第２の電流ミラー回路（Ｓ１、Ｓ４）が２つのｐチ
    ャネル電界効果トランジスタ（Ｔ３、Ｔ４；Ｔ２１、Ｔ
    ２２）を含んでおり、第１のｐチャネル電界効果トラン
    ジスタ（Ｔ３、Ｔ２１）のゲート端子および第２のｐチ
    ャネル電界効果トランジスタ（Ｔ４、Ｔ２２）のゲート
    端子が第２の電流ミラー回路（Ｓ１、Ｓ４）の入力端（
    ＥＳ１、ＥＳ４）を形成する第１のｐチャネル電界効果
    トランジスタ（Ｔ３、Ｔ２１）のドレイン端子と接続さ
    れており、２つのｐチャネル電界効果トランジスタ（Ｔ
    ３、Ｔ４；Ｔ２１、Ｔ２２）のソース端子が正電圧（Ｖ
    ＿Ｄ＿Ｄ）に接続されており、第２のｐチャネル電界効
    果トランジスタ（Ｔ４、Ｔ２２）のドレイン端子が第２
    の電流ミラー回路（Ｓ１、Ｓ４）の出力端（ＯＳ１、Ｏ
    Ｓ４）を形成しており、第１の電流ミラー回路（Ｓ２、
    Ｓ４）が２つのｎチャネル電界効果トランジスタ（Ｔ６
    、Ｔ５；Ｔ２３、Ｔ２４）を含んでおり、第１のｎチャ
    ネル電界効果トランジスタ（Ｔ５、Ｔ２４）のゲート端
    子が第１の電流ミラー回路（Ｓ２、Ｓ５）の入力端（Ｅ
    Ｓ２、ＥＳ５）を形成する第２のｎチャネル電界効果ト
    ランジスタ（Ｔ６、Ｔ２３）のゲート端子およびドレイ
    ン端子に接続されており、２つのｎチャネル電界効果ト
    ランジスタ（Ｔ６、Ｔ５；Ｔ２３、Ｔ２４）のソース端
    子が接地点（ＧＮＤ）に接続されており、第１のｎチャ
    ネル電界効果トランジスタ（Ｔ５、Ｔ２４）のドレイン
    端子が第１の電流ミラー回路（Ｓ２、Ｓ５）の出力端（
    ＯＳ２、ＯＳ５）を形成していることを特徴とする特許
    請求の範囲第２項ないし第４項のいずれか１項に記載の
    入力／出力回路。 ６）ドライバ段が電流ミラー回路（Ｓ３）、出力ドライ
    バ段（Ａ）および差増幅器（ＤＩＦＦ）を含んでいる入
    力段として構成されており、電流ミラー回路（Ｓ３）、
    出力ドライバ段（Ａ）および差増幅器（ＤＩＦＦ）が接
    地点（ＧＮＤ）と接続されており、後二者が正電圧（Ｖ
    ＿Ｄ＿Ｄ）と接続されており、電流ミラー回路（Ｓ３）
    の入力端に参照電流値（ＩＲＥＦ）が接続されており、
    同じ電流ミラー回路の出力端（ＯＳ３）が差増幅器（Ｄ
    ＩＦＦ）と接続されており、また差増幅器（ＤＩＦＦ）
    が出力端（ＯＤＩＦＦ）で出力ドライバ段（Ａ）と接続
    されていることを特徴とする特許請求の範囲第１項記載
    の入力／出力回路。 ７）電流ミラー回路（Ｓ３）が２つのｎチャネル電界効
    果トランジスタ（Ｔ７、Ｔ８）を含んでおり、第１の電
    界効果トランジスタ（Ｔ７）のゲート端子および第２の
    電界効果トランジスタ（Ｔ８）のゲート端子が電流ミラ
    ー回路（Ｓ３）の入力端（ＥＳ３）を形成する第１の電
    界効果トランジスタ（Ｔ７）のドレイン端子と接続され
    ており、両電界効果トランジスタ（Ｔ７、Ｔ８）のソー
    ス端子が接地点（ＧＮＤ）に接続されており、第２の電
    界効果トランジスタ（Ｔ８）のドレイン端子が電流ミラ
    ー回路（Ｓ３）の出力端（ＯＳ３）を形成することを特
    徴とする特許請求の範囲第６項記載の入力／出力回路。 ８）出力ドライバ段（Ａ）が２つの直列に接続されてい
    る電界効果トランジスタ（Ｔ１１、Ｔ１２）を含んでお
    り、ｐチャネル電界効果トランジスタ（Ｔ１２）はソー
    ス端子で正電圧（Ｖ＿Ｄ＿Ｄ）に、またｎチャネル電界
    効果トランジスタ（Ｔ１１）はソース端子で接地点（Ｇ
    ＮＤ）に接続されており、ｐチャネル電界効果トランジ
    スタ（Ｔ１２）およびｎチャネル電界効果トランジスタ
    （Ｔ１１）のゲート端子は差増幅器（ＤＩＦＦ）の出力
    端（ＯＤＩＦＦ）と接続されており、ｐチャネル電界効
    果トランジスタ（Ｔ１２）のドレイン端子およびｎチャ
    ネル電界効果トランジスタ（Ｔ１１）のドレイン端子が
    出力ドライバ段（Ａ）の出力端（ＯＥ）を形成している
    ことを特徴とする特許請求の範囲第６項または第７項記
    載の入力／出力回路。 ９）差増幅器（ＤＩＦＦ）が４つのｎチャネル電界効果
    トランジスタ（Ｔ９、Ｔ１０、Ｔ１３、Ｔ１４）、２つ
    のｐチャネル電界効果トランジスタ（Ｔ１５、Ｔ１８）
    および２つの抵抗（Ｗ１、Ｗ２）を含んでおり、第１お
    よび第２のｎチャネル電界効果トランジスタ（Ｔ１４、
    Ｔ１３）のソース端子が電流ミラー回路（Ｓ３）の出力
    端（ＯＳ３）と接続されており、第１のｎチャネル電界
    効果トランジスタ（Ｔ１４）のゲート端子がドライバ回
    路の入力端（Ｅ１、Ｅ２、・・・Ｅｎ）と接続されてい
    る差増幅器（ＤＩＦＦ）の第１の入力端（ＥＥ）を、ま
    た第２のｎチャネル電界効果トランジスタ（Ｔ１３）の
    ゲート端子が電圧（ＶＲＤ′）に対する第２の入力端を
    形成しており、第１のｎチャネル電界効果トランジスタ
    （Ｔ１４）のドレイン端子が第１の抵抗（Ｗ１）を介し
    て、また第２のｎチャネル電界効果トランジスタ（Ｔ１
    ３）のドレイン端子が第２の抵抗（Ｗ２）を介して正電
    圧（Ｖ＿Ｄ＿Ｄ）と接続されており、第１のｎチャネル
    電界効果トランジスタ（Ｔ１４）のドレイン端子が第１
    のｐチャネル電界効果トランジスタ（Ｔ１８）および第
    ３のｎチャネル電界効果トランジスタ（Ｔ９）から成る
    直列回路と第１のｐチャネル電界効果トランジスタ（Ｔ
    １８）のゲート端子において接続されており、また第２
    のｎチャネル電界効果トランジスタ（Ｔ１３）のドレイ
    ン端子が第２のｐチャネル電界効果トランジスタ（Ｔ１
    ５）および第４のｎチャネル電界効果トランジスタ（Ｔ
    １０）から成る直列回路と第２のｐチャネル電界効果ト
    ランジスタ（Ｔ１５）のゲート端子において接続されて
    おり、両直列回路が、第３のｎチャネル電界効果トラン
    ジスタ（Ｔ９）のゲート端子およびドレイン端子が第４
    のｎチャネル電界効果トランジスタ（Ｔ１０）のゲート
    端子と接続されていることにより、互いに接続されてお
    り、両直列回路が第１のｐチャネル電界効果トランジス
    タ（Ｔ１８）および第２のｐチャネル電界効果トランジ
    スタ（Ｔ１５）のソース端子を介して正電圧（Ｖ＿Ｄ＿
    Ｄ）と、また第３のｎチャネル電界効果トランジスタ（
    Ｔ９）および第４のｎチャネル電界効果トランジスタ（
    Ｔ１０）のソース端子を介して接地点と接続されている
    ことを特徴とする特許請求の範囲第６項ないし第８項の
    いずれか１項に記載の入力／出力回路。 １０）抵抗（Ｗ１、Ｗ２）が各１つのｐチャネル電界効
    果トランジスタ（Ｔ１７、Ｔ１６）から形成されており
    、それぞれのｐチャネル電界効果トランジスタのゲート
    端子およびドレイン端子が共通に接続されていることを
    特徴とする特許請求の範囲第９項記載の入力／出力回路
    。 １１）コンパレータ（Ｋ）が電流ミラー回路（ＳＤＩＦ
    Ｆ）を有する差増幅器および２つの抵抗（Ｗ１′、Ｗ２
    ′）を含んでおり、差増幅器が２つの入力端（Ｕ＿Ｉ＿
    Ｓ＿Ｔ、Ｕ＿Ｒ＿Ｅ＿Ｆ）を有する２つのｎチャネル電
    界効果トランジスタ（Ｔ２５、Ｔ２６）から形成され、
    それらのソース端子が第３の電界効果トランジスタ（Ｔ
    ２９）のドレイン端子を介して接地点（ＧＮＤ）と接続
    されており、第３の電界効果トランジスタ（Ｔ２９）の
    ゲート端子が正電圧（Ｖ＿Ｄ＿Ｄ）と接地点（ＧＮＤ）
    と間に接続されている２つの抵抗（Ｗ１′、Ｗ２′）の
    接続点（Ｍ）と接続されており、電流ミラー回路が２つ
    のｐチャネル電界効果トランジスタ（Ｔ２７、Ｔ２８）
    を含んでおり、それらのソース端子が正電圧（Ｖ＿Ｄ＿
    Ｄ）に、第１のｐチャネル電界効果トランジスタ（Ｔ２
    ８）の１つのドレイン端子が第１および第２のｐチャネ
    ル電界効果トランジスタ（Ｔ２７、Ｔ２８）のゲート端
    子および第１のｎチャネル電界効果トランジスタ（Ｔ２
    ５）のドレイン端子と、また第２のｐチャネル電界効果
    トランジスタ（Ｔ２７）のドレイン端子が出力端（Ｕ＿
    Ｄ＿Ｉ＿Ｆ＿Ｆ）および第２のｎチャネル電界効果トラ
    ンジスタ（Ｔ２６）のドレイン端子と接続されているこ
    とを特徴とする特許請求の範囲第１項記載の入力／出力
    回路。 １２）第１の抵抗（Ｗ１′）が直列に接続されている２
    つのｐチャネル電界効果トランジスタ（Ｔ３１、Ｔ３２
    ）から形成されており、該ｐチャネル電界効果トランジ
    スタのゲートおよびドレイン端子が共通に接続されてお
    り、また第２の抵抗（Ｗ２′）がｎチャネル電界効果ト
    ランジスタ（Ｔ３０）から形成されており、そのゲート
    およびドレイン端子が一緒に接続されていることを特徴
    とする特許請求の範囲第１１項記載の入力／出力回路。 １３）低域通過フィルタが、縦枝路にソースおよびドレ
    イン端子を、また横枝路にゲート端子およびコンデンサ
    （Ｃ）を有するｐチャネル電界効果トランジスタ（Ｔ３
    ３）を含んでいることを特徴とする特許請求の範囲第１
    項記載のＣＭＯＳ技術でのＥＣＬコンパチブルな入力／
    出力回路。 １４）参照電流源（ＩＲＥＦＱ）がｍ−４（ｍ＝整数）
    個の電流ミラー回路（Ｓ６、Ｓ７、Ｓ８、・・・Ｓｍ、
    Ｓｍ＋１）および１つのｐチャネル電界効果トランジス
    タ（Ｔ３４）を含んでおり、参照電流源（ＩＲＥＦＱ）
    の入力端（ＩＲＥＦＥ）が電界効果トランジスタ（Ｔ３
    ４）のゲート端子と、そのソース端子が正電圧（Ｖ＿Ｄ
    ＿Ｄ）と、またそのドレイン端子が第１の電流ミラー回
    路（Ｓ６）の入力端（ＥＳ６）と接続されており、第１
    の電流ミラー回路（Ｓ６）が接地点（ＧＮＤ）と、また
    その出力端（ＯＳ６）がその他の電流ミラー回路（Ｓ７
    、Ｓ８、・・・Ｓｍ、Ｓｍ＋１）の入力端（ＥＳ）と接
    続されており、これらの電流ミラー回路が正電圧（Ｖ＿
    Ｄ＿Ｄ）に接続されていることを特徴とする特許請求の
    範囲第１項記載の入力／出力回路。 １５）第１の電流ミラー回路（Ｓ６）が２つのｎチャネ
    ル電界効果トランジスタ（Ｔ３５、Ｔ３６）を含んでお
    り、第１のｎチャネル電界効果トランジスタ（Ｔ３６）
    のゲート端子が第１の電流ミラー回路（Ｓ６）の入力端
    （ＥＳ６）を形成する第２のｎチャネル電界効果トラン
    ジスタ（Ｔ３５）のゲート端子およびドレイン端子と接
    続されており、両電界効果トランジスタ（Ｔ３５、Ｔ３
    ６）のソース端子が接地点（ＧＮＤ）に接続されており
    、第１のｎチャネル電界効果トランジスタ（Ｔ３６）の
    ドレイン端子が第１の電流ミラー回路（Ｓ６）の出力端
    （ＯＳ６）を形成しており、その他の電流ミラー回路（
    Ｓ７、Ｓ８、・・・Ｓｍ、Ｓｍ＋１）が共通の第１のｐ
    チャネル入力トランジスタ（Ｔ３７）および各１つの第
    ２、第３・・・のｐチャネル出力トランジスタ（Ｔ３８
    、Ｔ３９、・・・Ｔｋ、Ｔｋ＋１）を含んでおり、ｐチ
    ャネル入力トランジスタ（Ｔ３７）のゲート端子が第１
    の電流ミラー回路の入力端（ＥＳ）を形成するそのトラ
    ンジスタのドレイン端子と、ｐチャネル出力トランジス
    タ（Ｔ３８、Ｔ３９、・・・Ｔｋ、Ｔｋ＋１）のゲート
    端子とに接続されており、第２、第３・・・のｐチャネ
    ル出力トランジスタのドレイン端子が出力端（ＩＲＥＦ
    Ｏ１、ＩＲＥＦＯ２、・・・ＩＲＥＦＯｎ、ＩＲＥＦＯ
    ｎ＋１）を形成しており、またその他の電流ミラー回路
    のすべての電界効果トランジスタのソース端子が正電圧
    （Ｖ＿Ｄ＿Ｄ）と接続されていることを特徴とする特許
    請求の範囲第１４項記載のＣＭＯＳ技術でのＥＣＬコン
    パチブルな入力／出力回路。
JP63011825A 1987-01-23 1988-01-20 Ｃｍｏｓ技術によるｅｃｌコンパチブルな入力／出力回路 Pending JPS63199517A (ja)

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