JPH10322190A - 論理インターフェース回路 - Google Patents
論理インターフェース回路Info
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- JPH10322190A JPH10322190A JP9128385A JP12838597A JPH10322190A JP H10322190 A JPH10322190 A JP H10322190A JP 9128385 A JP9128385 A JP 9128385A JP 12838597 A JP12838597 A JP 12838597A JP H10322190 A JPH10322190 A JP H10322190A
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- 238000003199 nucleic acid amplification method Methods 0.000 description 10
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- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
- H03K19/018528—Interface arrangements of complementary type, e.g. CMOS with at least one differential stage
-
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】
【課題】 入力信号に対してフルスイングの論理振幅の
出力信号を得るとともに、最大応答周波数の向上、低消
費電力化を進める。 【解決手段】 入力信号を受ける差動回路１の一方のト
ランジスタＱ１のコレクタを第１のカレントミラー回路
３の入力側のラインとし、他方のトランジスタＱ２のそ
れを第２のカレントミラー回路４の入力側のラインと
し、これら第１、第２のカレントミラー回路３、４のそ
れぞれの出力側のラインの第１、第２のカレントミラー
回路３、４とは異なる電位側に第３のカレントミラー回
路５を形成することにより、最大応答周波数の向上させ
るとともに、フルスイングの出力可能とする。また、少
ない素子数で構成できることから低消費電力化が進めら
れる。
出力信号を得るとともに、最大応答周波数の向上、低消
費電力化を進める。 【解決手段】 入力信号を受ける差動回路１の一方のト
ランジスタＱ１のコレクタを第１のカレントミラー回路
３の入力側のラインとし、他方のトランジスタＱ２のそ
れを第２のカレントミラー回路４の入力側のラインと
し、これら第１、第２のカレントミラー回路３、４のそ
れぞれの出力側のラインの第１、第２のカレントミラー
回路３、４とは異なる電位側に第３のカレントミラー回
路５を形成することにより、最大応答周波数の向上させ
るとともに、フルスイングの出力可能とする。また、少
ない素子数で構成できることから低消費電力化が進めら
れる。
Description
【０００１】
【発明の技術分野】本発明は論理インターフェース回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】現在、ＥＣＬ（Emitter Coupled Logi
c）回路のように論理振幅が比較的小さい回路と、ＣＭ
ＯＳ回路のように大きな論理振幅を必要とする回路との
間の接続は論理レベルの違いから単純には行えないた
め、次のような論理インターフェース回路を介して接続
されている。例えば、図６に示されるように、まず、そ
れぞれのベースに入力端子ｉｎ、ｉｎバーから入力され
る互いに反転したＥＣＬレベルの信号を受けるｎｐｎバ
イポーラトランジスタ（以後、単にトランジスタとい
う）ｑ１、ｑ２からなる差動回路６１と、差動回路６１
のトランジスタｑ１、ｑ２のコレクタと電源端子ＶＤＤ
との間に接続された抵抗ｒ２、ｒ３と、トランジスタｑ
１、ｑ２のエミッタと電源端子ＶＳＳとの間に直列に接
続されたトランジスタｑ３と抵抗ｒ１とからなる電流供
給回路６２とからなり、トランジスタｑ１、ｑ２のコレ
クタと抵抗ｒ２、ｒ３との接続点に増幅された出力を発
生する増幅段を備える。増幅段によって増幅された出力
は、エミッタホロワ回路６３、６４によって後述する出
力段のＰチャネルＭＯＳトランジスタが動作可能な電位
レベルまで下げられる。エミッタホロワ回路６３、６４
は増幅段の出力をそれぞれ受けるトランジスタｑ４、ｑ
５と、これらの電流供給回路としてのトランジスタｑ
６、ｑ７及びそれぞれの抵抗ｒ４、ｒ５とからなる。な
お、トランジスタｑ３、ｑ６、ｑ７のベースは共通して
制御端子Ｖｃｓに接続されている。
c）回路のように論理振幅が比較的小さい回路と、ＣＭ
ＯＳ回路のように大きな論理振幅を必要とする回路との
間の接続は論理レベルの違いから単純には行えないた
め、次のような論理インターフェース回路を介して接続
されている。例えば、図６に示されるように、まず、そ
れぞれのベースに入力端子ｉｎ、ｉｎバーから入力され
る互いに反転したＥＣＬレベルの信号を受けるｎｐｎバ
イポーラトランジスタ（以後、単にトランジスタとい
う）ｑ１、ｑ２からなる差動回路６１と、差動回路６１
のトランジスタｑ１、ｑ２のコレクタと電源端子ＶＤＤ
との間に接続された抵抗ｒ２、ｒ３と、トランジスタｑ
１、ｑ２のエミッタと電源端子ＶＳＳとの間に直列に接
続されたトランジスタｑ３と抵抗ｒ１とからなる電流供
給回路６２とからなり、トランジスタｑ１、ｑ２のコレ
クタと抵抗ｒ２、ｒ３との接続点に増幅された出力を発
生する増幅段を備える。増幅段によって増幅された出力
は、エミッタホロワ回路６３、６４によって後述する出
力段のＰチャネルＭＯＳトランジスタが動作可能な電位
レベルまで下げられる。エミッタホロワ回路６３、６４
は増幅段の出力をそれぞれ受けるトランジスタｑ４、ｑ
５と、これらの電流供給回路としてのトランジスタｑ
６、ｑ７及びそれぞれの抵抗ｒ４、ｒ５とからなる。な
お、トランジスタｑ３、ｑ６、ｑ７のベースは共通して
制御端子Ｖｃｓに接続されている。
【０００３】出力段はエミッタホロワ回路６３、６４を
介した増幅段からの出力を受けるＮチャネルＭＯＳトラ
ンジスタｍ１、ｍ２からなる差動回路６５と、差動回路
６５を構成するＮチャネルＭＯＳトランジスタｍ１、ｍ
２の共通に接続されたソースへの電流供給用のＮチャネ
ルＭＯＳトランジスタｍ３、ｍ４からなるカレントミラ
ー回路６６と、差動回路６５を構成するＮチャネルＭＯ
Ｓトランジスタｍ１、ｍ２のドレインのいずれか一方を
入力、他方を出力とするようにＰチャネルＭＯＳトラン
ジスタｍ５、ｍ６から構成されたカレントミラー回路６
７とからなる。
介した増幅段からの出力を受けるＮチャネルＭＯＳトラ
ンジスタｍ１、ｍ２からなる差動回路６５と、差動回路
６５を構成するＮチャネルＭＯＳトランジスタｍ１、ｍ
２の共通に接続されたソースへの電流供給用のＮチャネ
ルＭＯＳトランジスタｍ３、ｍ４からなるカレントミラ
ー回路６６と、差動回路６５を構成するＮチャネルＭＯ
Ｓトランジスタｍ１、ｍ２のドレインのいずれか一方を
入力、他方を出力とするようにＰチャネルＭＯＳトラン
ジスタｍ５、ｍ６から構成されたカレントミラー回路６
７とからなる。
【０００４】以上の構成により、差動回路６５のＮチャ
ネルＭＯＳトランジスタｍ２とカレントミラー回路６７
のＰチャネルＭＯＳトランジスタｍ６との接続点に設け
られた出力端子ｏｕｔよりＭＯＳレベルの信号を出力す
るものである。なお、同図のものでは入力端子ｉｎより
入力されるＥＣＬレベルの信号に対して反転した信号を
出力するものとなる。
ネルＭＯＳトランジスタｍ２とカレントミラー回路６７
のＰチャネルＭＯＳトランジスタｍ６との接続点に設け
られた出力端子ｏｕｔよりＭＯＳレベルの信号を出力す
るものである。なお、同図のものでは入力端子ｉｎより
入力されるＥＣＬレベルの信号に対して反転した信号を
出力するものとなる。
【０００５】
【発明が解決しようとする課題】上記図６に示すもので
は、増幅段のバイポーラトランジスタ構成の差動回路６
１の入力感度に比べて出力段のＭＯＳトランジスタ構成
の差動回路６４の入力感度が低くいため、差動回路６１
の出力振幅を一旦抵抗ｒ２、ｒ３によって増幅する必要
がある。このような増幅段のため、周波数帯域が狭くな
る問題点を有する。また、素子数、消費電流の点でも不
利となる。
は、増幅段のバイポーラトランジスタ構成の差動回路６
１の入力感度に比べて出力段のＭＯＳトランジスタ構成
の差動回路６４の入力感度が低くいため、差動回路６１
の出力振幅を一旦抵抗ｒ２、ｒ３によって増幅する必要
がある。このような増幅段のため、周波数帯域が狭くな
る問題点を有する。また、素子数、消費電流の点でも不
利となる。
【０００６】さらに、カレントミラー回路６６を構成す
るＭＯＳトランジスタのゲートは通常電源電圧であり、
すなわち、ＮチャネルＭＯＳトランジスタｍ３、ｍ４の
ゲートは電源端子ＶＳＳの電位レベルにあり、Ｎチャネ
ルＭＯＳトランジスタｍ４による電流値は電源電圧依存
性が大きい。このため、最大応答周波数の電源電圧依存
性が大きい。
るＭＯＳトランジスタのゲートは通常電源電圧であり、
すなわち、ＮチャネルＭＯＳトランジスタｍ３、ｍ４の
ゲートは電源端子ＶＳＳの電位レベルにあり、Ｎチャネ
ルＭＯＳトランジスタｍ４による電流値は電源電圧依存
性が大きい。このため、最大応答周波数の電源電圧依存
性が大きい。
【０００７】
【課題を解決するための手段】そこで、本発明では、入
力信号を受ける差動回路の２つの出力のいずれかの一方
を第１のカレントミラー回路の入力側のラインとし、他
方を第２のカレントミラー回路の入力側のラインとし、
これら第１、第２のカレントミラー回路のそれぞれの出
力側のラインの第１、第２のカレントミラー回路とは異
なる電位側に第３のカレントミラー回路を形成すること
により、増幅段を無くして周波数帯域を広げて最大応答
周波数を向上させるとともに、フルスイングの出力を可
能とする。
力信号を受ける差動回路の２つの出力のいずれかの一方
を第１のカレントミラー回路の入力側のラインとし、他
方を第２のカレントミラー回路の入力側のラインとし、
これら第１、第２のカレントミラー回路のそれぞれの出
力側のラインの第１、第２のカレントミラー回路とは異
なる電位側に第３のカレントミラー回路を形成すること
により、増幅段を無くして周波数帯域を広げて最大応答
周波数を向上させるとともに、フルスイングの出力を可
能とする。
【０００８】
【発明の実施の形態】それぞれの一方の端子同士を共通
の電流供給回路に接続し、他方の端子をそれぞれ異なる
第１、第２のラインに接続し、それぞれの制御端子に第
１、第２の入力信号を受ける第１、第２の能動素子から
なる差動回路と、上記第１のライン上に設けられた第３
の能動素子と、第３のライン上に設けられた第４の能動
素子とを有し、上記第１のラインを入力側、上記第３の
ラインを出力側としてなる第１のカレントミラー回路
と、上記第２のライン上に設けられた第５の能動素子
と、第４のライン上に設けられた第６の能動素子とを有
し、上記第２のラインを入力側とし、上記第４のライン
を出力側としてなる第２のカレントミラー回路と、上記
第３のライン上に設けられ、上記第４の能動素子とは異
なる導電型の第７の能動素子と、上記第４のライン上に
設けられ、上記第６の能動素子とは異なる導電型の第８
の能動素子とを有し、上記第３のラインおよび上記第４
のラインのいずれか一方を入力側、他方を出力側として
なる第３のカレントミラーと、上記第３のカレントミラ
ーの上記出力側に設けられた出力端子とを具備し、上記
出力端子より上記第１の入力信号または上記第２の入力
信号に対応した出力を発生する論理インターフェース回
路を構成する。
の電流供給回路に接続し、他方の端子をそれぞれ異なる
第１、第２のラインに接続し、それぞれの制御端子に第
１、第２の入力信号を受ける第１、第２の能動素子から
なる差動回路と、上記第１のライン上に設けられた第３
の能動素子と、第３のライン上に設けられた第４の能動
素子とを有し、上記第１のラインを入力側、上記第３の
ラインを出力側としてなる第１のカレントミラー回路
と、上記第２のライン上に設けられた第５の能動素子
と、第４のライン上に設けられた第６の能動素子とを有
し、上記第２のラインを入力側とし、上記第４のライン
を出力側としてなる第２のカレントミラー回路と、上記
第３のライン上に設けられ、上記第４の能動素子とは異
なる導電型の第７の能動素子と、上記第４のライン上に
設けられ、上記第６の能動素子とは異なる導電型の第８
の能動素子とを有し、上記第３のラインおよび上記第４
のラインのいずれか一方を入力側、他方を出力側として
なる第３のカレントミラーと、上記第３のカレントミラ
ーの上記出力側に設けられた出力端子とを具備し、上記
出力端子より上記第１の入力信号または上記第２の入力
信号に対応した出力を発生する論理インターフェース回
路を構成する。
【０００９】上記第１、第２の能動素子は第１の導電型
のバイポーラトランジスタであり、上記第３〜第６の能
動素子は第２の導電型のＭＯＳトランジスタであり、上
記第７、第８の能動素子は上記第１の導電型のＭＯＳト
ランジスタであることが好ましい。
のバイポーラトランジスタであり、上記第３〜第６の能
動素子は第２の導電型のＭＯＳトランジスタであり、上
記第７、第８の能動素子は上記第１の導電型のＭＯＳト
ランジスタであることが好ましい。
【００１０】上記第１、第２の能動素子は第１の導電型
のＭＯＳトランジスタであり、上記第３〜第６の能動素
子は第２の導電型のＭＯＳトランジスタであり、上記第
７、第８の能動素子は上記第１の導電型のＭＯＳトラン
ジスタであることも好ましい。
のＭＯＳトランジスタであり、上記第３〜第６の能動素
子は第２の導電型のＭＯＳトランジスタであり、上記第
７、第８の能動素子は上記第１の導電型のＭＯＳトラン
ジスタであることも好ましい。
【００１１】上記第３〜第８の能動素子の電源端子側に
抵抗を設けることも好ましい。
抵抗を設けることも好ましい。
【００１２】上記第１の入力信号、上記第２の入力信号
は互いに反転信号であることも好ましい。
は互いに反転信号であることも好ましい。
【００１３】上記第１の入力信号、上記第２の入力信号
のいずれか一方を基準電位とすることも好ましい。
のいずれか一方を基準電位とすることも好ましい。
【００１４】また、それぞれのエミッタを共通の電流供
給回路に接続し、それぞれのコレクタをそれぞれ異なる
第１、第２のラインに接続し、それぞれのベースに第
１、第２の入力信号を受ける第１、第２のｎｐｎ型バイ
ポーラトランジスタからなる差動回路と、上記第１のラ
イン上に設けられた第１のＰチャネルＭＯＳトランジス
タと、第３のライン上に設けられた第２のＰチャネルＭ
ＯＳトランジスタとを有し、上記第１のラインを入力
側、上記第３のラインを出力側としてなる第１のカレン
トミラー回路と、上記第２のライン上に設けられた第３
のＰチャネルＭＯＳトランジスタと、第４のライン上に
設けられた第４のＰチャネルＭＯＳトランジスタとを有
し、上記第２のラインを入力側、上記第４のラインを出
力側としてなる第２のカレントミラー回路と、上記第３
のライン上に設けられた第５のＮチャネルＭＯＳトラン
ジスタと、上記第４のライン上に設けられた第６のＮチ
ャネルＭＯＳトランジスタ能とを有し、上記第３のライ
ンおよび上記第４のラインのいずれか一方を入力側、他
方を出力側としてなる第３のカレントミラーと、上記第
３のカレントミラーの上記出力側に設けられた出力端子
とを具備し、上記出力端子より上記第１の入力信号また
は上記第２の入力信号に対応した出力を発生するように
論理インターフェース回路を構成することも好ましい。
給回路に接続し、それぞれのコレクタをそれぞれ異なる
第１、第２のラインに接続し、それぞれのベースに第
１、第２の入力信号を受ける第１、第２のｎｐｎ型バイ
ポーラトランジスタからなる差動回路と、上記第１のラ
イン上に設けられた第１のＰチャネルＭＯＳトランジス
タと、第３のライン上に設けられた第２のＰチャネルＭ
ＯＳトランジスタとを有し、上記第１のラインを入力
側、上記第３のラインを出力側としてなる第１のカレン
トミラー回路と、上記第２のライン上に設けられた第３
のＰチャネルＭＯＳトランジスタと、第４のライン上に
設けられた第４のＰチャネルＭＯＳトランジスタとを有
し、上記第２のラインを入力側、上記第４のラインを出
力側としてなる第２のカレントミラー回路と、上記第３
のライン上に設けられた第５のＮチャネルＭＯＳトラン
ジスタと、上記第４のライン上に設けられた第６のＮチ
ャネルＭＯＳトランジスタ能とを有し、上記第３のライ
ンおよび上記第４のラインのいずれか一方を入力側、他
方を出力側としてなる第３のカレントミラーと、上記第
３のカレントミラーの上記出力側に設けられた出力端子
とを具備し、上記出力端子より上記第１の入力信号また
は上記第２の入力信号に対応した出力を発生するように
論理インターフェース回路を構成することも好ましい。
【００１５】また、互いに異なる電位の第１、第２の電
位ラインと、それぞれの一方の端子を共通の電流供給回
路を介して第１の電位ラインに接続され、それぞれの制
御端子に第１、第２の入力信号を受ける第１、第２の能
動素子からなる差動回路と、上記第１の能動素子の他方
の端子と上記第２の電位ラインとの間に接続された第３
の能動素子と、上記第２のラインに一方の端子を接続さ
れた第４の能動素子とを有し、上記第３の能動素子を入
力側、上記第４の能動素子を出力側としてなる第１のカ
レントミラー回路と、上記第２の能動素子の他方の端子
と上記第２の電位ラインとの間に接続された第５の能動
素子と、上記第２のラインに一方の端子を接続された第
６の能動素子とを有し、上記第５の能動素子を入力側、
上記第６の能動素子を出力側としてなる第２のカレント
ミラー回路と、上記第４の能動素子の他方の端子と上記
第１の電位ラインとの間に接続された第４の能動素子と
は異なる導電型の第７の能動素子と、上記第６の能動素
子の他方の端子と上記第１の電位ラインとの間に接続さ
れた第６の能動素子とは異なる導電型の第８の能動素子
とを有し、上記第７の能動素子および上記第８の能動素
子のいずれか一方を入力側、他方を出力側としてなる第
３のカレントミラーと、上記第３のカレントミラーの上
記出力側に設けられた出力端子とを具備し、上記出力端
子より上記第１の入力信号または上記第２の入力信号に
対応した出力を発生する論理インターフェース回路を構
成しても良いし、上記第３〜第６の能動素子は個々に抵
抗を介して上記第２の電位ラインに接続され、上記第
７、第８の能動素子は個々に抵抗を介して第１の電位ラ
インに接続されることも好ましい。
位ラインと、それぞれの一方の端子を共通の電流供給回
路を介して第１の電位ラインに接続され、それぞれの制
御端子に第１、第２の入力信号を受ける第１、第２の能
動素子からなる差動回路と、上記第１の能動素子の他方
の端子と上記第２の電位ラインとの間に接続された第３
の能動素子と、上記第２のラインに一方の端子を接続さ
れた第４の能動素子とを有し、上記第３の能動素子を入
力側、上記第４の能動素子を出力側としてなる第１のカ
レントミラー回路と、上記第２の能動素子の他方の端子
と上記第２の電位ラインとの間に接続された第５の能動
素子と、上記第２のラインに一方の端子を接続された第
６の能動素子とを有し、上記第５の能動素子を入力側、
上記第６の能動素子を出力側としてなる第２のカレント
ミラー回路と、上記第４の能動素子の他方の端子と上記
第１の電位ラインとの間に接続された第４の能動素子と
は異なる導電型の第７の能動素子と、上記第６の能動素
子の他方の端子と上記第１の電位ラインとの間に接続さ
れた第６の能動素子とは異なる導電型の第８の能動素子
とを有し、上記第７の能動素子および上記第８の能動素
子のいずれか一方を入力側、他方を出力側としてなる第
３のカレントミラーと、上記第３のカレントミラーの上
記出力側に設けられた出力端子とを具備し、上記出力端
子より上記第１の入力信号または上記第２の入力信号に
対応した出力を発生する論理インターフェース回路を構
成しても良いし、上記第３〜第６の能動素子は個々に抵
抗を介して上記第２の電位ラインに接続され、上記第
７、第８の能動素子は個々に抵抗を介して第１の電位ラ
インに接続されることも好ましい。
【００１６】
【実施例】次に本発明の一実施例として、信号の論理振
幅をＥＣＬレベルからＭＯＳレベルへと変換する論理イ
ンターフェース回路について説明する。
幅をＥＣＬレベルからＭＯＳレベルへと変換する論理イ
ンターフェース回路について説明する。
【００１７】まず、本例の構成について図１を参照しな
がら説明する。同図において１は差動回路であり、２は
電流供給回路である。差動回路１はｎｐｎバイポーラト
ランジスタ（以後、単にトランジスタという）Ｑ１、Ｑ
２のエミッタ同士を電流供給回路２に接続してなり、そ
れぞれのベースに互いに反転したＥＣＬレベルの入力信
号を受ける。ここでは、トランジスタＱ１のベースを入
力端子ＩＮバー、トランジスタＱ２のベースを入力端子
ＩＮとする。ここでは、入力信号に対応した出力信号を
出力することとしたが、入力端子ＩＮ、ＩＮバーを入れ
替えれば、入力信号に対して反転した信号を出力するよ
うに構成することもできる。電流供給回路２は上述した
トランジスタｑ３、抵抗ｒ１から構成される従来の電流
供給回路６２と同様の構成とし、図示して詳しく述べな
い。また、トランジスタＱ１、Ｑ２のエミッタは電流供
給回路６２を介して電源端子ＶＳＳに接続されている。
本例では電源端子ＶＳＳを第１の電位ライン、後述する
電源端子ＶＤＤを第２の電位ラインとしてある。
がら説明する。同図において１は差動回路であり、２は
電流供給回路である。差動回路１はｎｐｎバイポーラト
ランジスタ（以後、単にトランジスタという）Ｑ１、Ｑ
２のエミッタ同士を電流供給回路２に接続してなり、そ
れぞれのベースに互いに反転したＥＣＬレベルの入力信
号を受ける。ここでは、トランジスタＱ１のベースを入
力端子ＩＮバー、トランジスタＱ２のベースを入力端子
ＩＮとする。ここでは、入力信号に対応した出力信号を
出力することとしたが、入力端子ＩＮ、ＩＮバーを入れ
替えれば、入力信号に対して反転した信号を出力するよ
うに構成することもできる。電流供給回路２は上述した
トランジスタｑ３、抵抗ｒ１から構成される従来の電流
供給回路６２と同様の構成とし、図示して詳しく述べな
い。また、トランジスタＱ１、Ｑ２のエミッタは電流供
給回路６２を介して電源端子ＶＳＳに接続されている。
本例では電源端子ＶＳＳを第１の電位ライン、後述する
電源端子ＶＤＤを第２の電位ラインとしてある。
【００１８】３、４はそれぞれ第１、第２のカレントミ
ラー回路であり、それぞれトランジスタＱ１、Ｑ２を入
力側としてある。すなわち、第１のカレントミラー回路
３はＰチャネルＭＯＳトランジスタＭ１のゲートおよび
ドレインをトランジスタＱ１のコレクタに接続し、この
接続点を出力側のＰチャネルＭＯＳトランジスタＭ３の
ゲートに接続して構成される。同様に第２のカレントミ
ラー回路４はＰチャネルＭＯＳトランジスタＭ２のゲー
トおよびドレインをトランジスタＱ２のコレクタに接続
し、この接続点を出力側のＰチャネルＭＯＳトランジス
タＭ４のゲートに接続して構成される。
ラー回路であり、それぞれトランジスタＱ１、Ｑ２を入
力側としてある。すなわち、第１のカレントミラー回路
３はＰチャネルＭＯＳトランジスタＭ１のゲートおよび
ドレインをトランジスタＱ１のコレクタに接続し、この
接続点を出力側のＰチャネルＭＯＳトランジスタＭ３の
ゲートに接続して構成される。同様に第２のカレントミ
ラー回路４はＰチャネルＭＯＳトランジスタＭ２のゲー
トおよびドレインをトランジスタＱ２のコレクタに接続
し、この接続点を出力側のＰチャネルＭＯＳトランジス
タＭ４のゲートに接続して構成される。
【００１９】５は第３のカレントミラー回路であり、Ｎ
チャネルＭＯＳトランジスタＭ５、Ｍ６からなる。Ｎチ
ャネルＭＯＳトランジスタＭ５のドレインは第１のカレ
ントミラー回路３の出力側、すなわち、ＰチャネルＭＯ
ＳトランジスタＭ３のドレインに接続され、Ｎチャネル
ＭＯＳトランジスタＭ６のドレインは第２のカレントミ
ラー回路４の出力側、すなわち、ＰチャネルＭＯＳトラ
ンジスタＭ４のドレインに接続されている。Ｎチャネル
ＭＯＳトランジスタＭ５のドレインおよびゲートを接続
し、この接続点をＮチャネルＭＯＳトランジスタＭ６の
ゲートに接続してあり、ＰチャネルＭＯＳトランジスタ
Ｍ５の側が入力側、ＰチャネルＭＯＳトランジスタＭ６
の側が出力側としてあり、ＰチャネルＭＯＳトランジス
タＭ６のドレインに接続された出力端子ＯＵＴから入力
端子ＩＮに対応した出力を発生する。なお、入力側、出
力側を入れ替えれば、入力信号に対して反転した出力信
号を発生させる構成とすることができる。ここで、Ｐチ
ャネルＭＯＳトランジスタＭ１〜Ｍ４のソースは第２の
電位ラインとしての電源端子ＶＤＤ（５Ｖ）に接続さ
れ、ＮチャネルＭＯＳトランジスタＭ５、Ｍ６のソース
は第１の電位ラインとしての電源端子ＶＳＳ（０Ｖ）に
接続されているものとする。
チャネルＭＯＳトランジスタＭ５、Ｍ６からなる。Ｎチ
ャネルＭＯＳトランジスタＭ５のドレインは第１のカレ
ントミラー回路３の出力側、すなわち、ＰチャネルＭＯ
ＳトランジスタＭ３のドレインに接続され、Ｎチャネル
ＭＯＳトランジスタＭ６のドレインは第２のカレントミ
ラー回路４の出力側、すなわち、ＰチャネルＭＯＳトラ
ンジスタＭ４のドレインに接続されている。Ｎチャネル
ＭＯＳトランジスタＭ５のドレインおよびゲートを接続
し、この接続点をＮチャネルＭＯＳトランジスタＭ６の
ゲートに接続してあり、ＰチャネルＭＯＳトランジスタ
Ｍ５の側が入力側、ＰチャネルＭＯＳトランジスタＭ６
の側が出力側としてあり、ＰチャネルＭＯＳトランジス
タＭ６のドレインに接続された出力端子ＯＵＴから入力
端子ＩＮに対応した出力を発生する。なお、入力側、出
力側を入れ替えれば、入力信号に対して反転した出力信
号を発生させる構成とすることができる。ここで、Ｐチ
ャネルＭＯＳトランジスタＭ１〜Ｍ４のソースは第２の
電位ラインとしての電源端子ＶＤＤ（５Ｖ）に接続さ
れ、ＮチャネルＭＯＳトランジスタＭ５、Ｍ６のソース
は第１の電位ラインとしての電源端子ＶＳＳ（０Ｖ）に
接続されているものとする。
【００２０】次に本例の動作について説明する。
【００２１】さて、入力端子ＩＮ、ＩＮバーに互いに反
転した入力信号が印加されると、これらの入力信号によ
る差動入力電圧に対応した差動出力電流がトランジスタ
Ｑ１、Ｑ２のコレクタにあらわれる。ここで、入力端子
ＩＮの電位が“Ｌ”の側に、入力端子ＩＮバーの電位が
“Ｈ”の側にあれば、トランジスタＱ１のコレクタ電流
が増大し、その分トランジスタＱ２のコレクタ電流が減
少する。これにより第１のカレントミラー回路３の入力
側のＰチャネルＭＯＳトランジスタＭ１がオンとなり、
第２のカレントミラー回路４の入力側のＰチャネルＭＯ
ＳトランジスタＭ２がオフとなる。なお、ここでいう
「オン」、「オフ」という表現はそれぞれのＭＯＳトラ
ンジスタに流れる電流値を比較して「より大きい」、
「より小さい」状態を示し、以降の説明においても同様
に表現する。例えば、出力端子ＯＵＴからの出力が
“Ｈ”になるか“Ｌ”になるかは、ＰチャネルＭＯＳト
ランジスタＭ４、ＮチャネルＭＯＳトランジスタＭ６に
流れる電流値の大小関係によって決まり、ＰチャネルＭ
ＯＳトランジスタＭ４に流れる電流値がＮチャネルＭＯ
ＳトランジスタＭ６に流れる電流値と比べてより小さい
状態、すなわち、ここでいうＰチャネルＭＯＳトランジ
スタＭ４、ＮチャネルＭＯＳトランジスタＭ６がそれぞ
れオフ、オンの状態であれば、出力は“Ｌ”となる。第
１のカレントミラー回路３においては、入力側の電流値
の増加により出力側のＰチャネルＭＯＳトランジスタＭ
３もオンとなる。第２のカレントミラー回路４において
は入力側の電流値の減少により出力側のＰチャネルＭＯ
ＳトランジスタＭ４もオフとなる。さて、第３のカレン
トミラー回路５においては、第１のカレントミラー回路
３の出力側のＰチャネルＭＯＳトランジスタＭ３のドレ
イン電流により入力側のＮチャンネルＭＯＳトランジス
タＭ５がオンとなるとともに、出力側のＮチャネルＭＯ
ＳトランジスタＭ６もオンとなる。これにより、出力端
子ＯＵＴの電位は電源端子ＶＳＳ側に下降する。
転した入力信号が印加されると、これらの入力信号によ
る差動入力電圧に対応した差動出力電流がトランジスタ
Ｑ１、Ｑ２のコレクタにあらわれる。ここで、入力端子
ＩＮの電位が“Ｌ”の側に、入力端子ＩＮバーの電位が
“Ｈ”の側にあれば、トランジスタＱ１のコレクタ電流
が増大し、その分トランジスタＱ２のコレクタ電流が減
少する。これにより第１のカレントミラー回路３の入力
側のＰチャネルＭＯＳトランジスタＭ１がオンとなり、
第２のカレントミラー回路４の入力側のＰチャネルＭＯ
ＳトランジスタＭ２がオフとなる。なお、ここでいう
「オン」、「オフ」という表現はそれぞれのＭＯＳトラ
ンジスタに流れる電流値を比較して「より大きい」、
「より小さい」状態を示し、以降の説明においても同様
に表現する。例えば、出力端子ＯＵＴからの出力が
“Ｈ”になるか“Ｌ”になるかは、ＰチャネルＭＯＳト
ランジスタＭ４、ＮチャネルＭＯＳトランジスタＭ６に
流れる電流値の大小関係によって決まり、ＰチャネルＭ
ＯＳトランジスタＭ４に流れる電流値がＮチャネルＭＯ
ＳトランジスタＭ６に流れる電流値と比べてより小さい
状態、すなわち、ここでいうＰチャネルＭＯＳトランジ
スタＭ４、ＮチャネルＭＯＳトランジスタＭ６がそれぞ
れオフ、オンの状態であれば、出力は“Ｌ”となる。第
１のカレントミラー回路３においては、入力側の電流値
の増加により出力側のＰチャネルＭＯＳトランジスタＭ
３もオンとなる。第２のカレントミラー回路４において
は入力側の電流値の減少により出力側のＰチャネルＭＯ
ＳトランジスタＭ４もオフとなる。さて、第３のカレン
トミラー回路５においては、第１のカレントミラー回路
３の出力側のＰチャネルＭＯＳトランジスタＭ３のドレ
イン電流により入力側のＮチャンネルＭＯＳトランジス
タＭ５がオンとなるとともに、出力側のＮチャネルＭＯ
ＳトランジスタＭ６もオンとなる。これにより、出力端
子ＯＵＴの電位は電源端子ＶＳＳ側に下降する。
【００２２】逆に入力端子ＩＮの電位が“Ｈ”の側に、
入力端子ＩＮバーの電位が“Ｌ”の側にあれば、トラン
ジスタＱ２のコレクタ電流により、第２のカレントミラ
ー回路４の入力側のＰチャネルＭＯＳトランジスタＭ２
がオンとなり、第１のカレントミラー回路３の入力側の
ＰチャネルＭＯＳトランジスタＭ１がオフとなる。第２
のカレントミラー回路３においては、入力側の電流値の
増加により出力側のＰチャネルＭＯＳトランジスタＭ４
もオンとなり、出力端子ＯＵＴの電位は電源端子ＶＤＤ
側に引かれる。このとき、第１のカレントミラー回路４
においては入力側の電流値の減少により出力側のＰチャ
ネルＭＯＳトランジスタＭ３もオフとなるため、第３の
カレントミラー回路５において入力側のＮチャンネルＭ
ＯＳトランジスタＭ５がオフとなり、出力側のＮチャネ
ルＭＯＳトランジスタＭ６もオフとなる。これにより、
出力端子ＯＵＴは電源端子ＶＳＳから遮断され、出力端
子ＯＵＴの電位は電源端子ＶＤＤ側に上昇する。
入力端子ＩＮバーの電位が“Ｌ”の側にあれば、トラン
ジスタＱ２のコレクタ電流により、第２のカレントミラ
ー回路４の入力側のＰチャネルＭＯＳトランジスタＭ２
がオンとなり、第１のカレントミラー回路３の入力側の
ＰチャネルＭＯＳトランジスタＭ１がオフとなる。第２
のカレントミラー回路３においては、入力側の電流値の
増加により出力側のＰチャネルＭＯＳトランジスタＭ４
もオンとなり、出力端子ＯＵＴの電位は電源端子ＶＤＤ
側に引かれる。このとき、第１のカレントミラー回路４
においては入力側の電流値の減少により出力側のＰチャ
ネルＭＯＳトランジスタＭ３もオフとなるため、第３の
カレントミラー回路５において入力側のＮチャンネルＭ
ＯＳトランジスタＭ５がオフとなり、出力側のＮチャネ
ルＭＯＳトランジスタＭ６もオフとなる。これにより、
出力端子ＯＵＴは電源端子ＶＳＳから遮断され、出力端
子ＯＵＴの電位は電源端子ＶＤＤ側に上昇する。
【００２３】以上のように、トランジスタＱ１、Ｑ２へ
の差動入力に対応した差動出力電流がこれらのコレクタ
電流の差に現れ、この差分の電流が第１〜第３のカレン
トミラー回路を介して端子ＯＵＴへ流入または流出する
ことにより、出力端子ＯＵＴの電位を変化させる。これ
により、出力端子ＯＵＴの電位は電源端子ＶＤＤ、ＶＳ
Ｓ間の電圧でフルスイングすることが可能となる。
の差動入力に対応した差動出力電流がこれらのコレクタ
電流の差に現れ、この差分の電流が第１〜第３のカレン
トミラー回路を介して端子ＯＵＴへ流入または流出する
ことにより、出力端子ＯＵＴの電位を変化させる。これ
により、出力端子ＯＵＴの電位は電源端子ＶＤＤ、ＶＳ
Ｓ間の電圧でフルスイングすることが可能となる。
【００２４】なお、実際の使用においては出力端子ＯＵ
ＴはＭＯＳトランジスタのゲートに接続されるため、容
量性の負荷がつく。
ＴはＭＯＳトランジスタのゲートに接続されるため、容
量性の負荷がつく。
【００２５】また、出力端子ＯＵＴの電位がＰチャネル
ＭＯＳトランジスタＭ４、ＮチャネルＭＯＳトランジス
タＭ６のソース電位に等しくなったとき、出力電流は流
れなくなる。ＭＯＳトランジスタにより構成された第１
〜第３のカレントミラー回路においては、このような出
力電流の流れない状態であって電流がミラーされなくて
も正常な動作状態である。
ＭＯＳトランジスタＭ４、ＮチャネルＭＯＳトランジス
タＭ６のソース電位に等しくなったとき、出力電流は流
れなくなる。ＭＯＳトランジスタにより構成された第１
〜第３のカレントミラー回路においては、このような出
力電流の流れない状態であって電流がミラーされなくて
も正常な動作状態である。
【００２６】以上の動作により、信号の論理振幅をＥＣ
ＬレベルからフルスイングのＭＯＳレベルへと良好に変
換可能となる。
ＬレベルからフルスイングのＭＯＳレベルへと良好に変
換可能となる。
【００２７】また、従来のもののようにＥＣＬレベルを
増幅する増幅段を設ける必要がなく、高速動作が可能と
なる。すなわち、差動回路１の出力は第１〜第３のカレ
ントミラー回路により相補的に増幅されるので、上述の
ような増幅段は必要なく高速動作が可能となる。すなわ
ち、応答周波数の帯域を向上させることが可能となる。
増幅する増幅段を設ける必要がなく、高速動作が可能と
なる。すなわち、差動回路１の出力は第１〜第３のカレ
ントミラー回路により相補的に増幅されるので、上述の
ような増幅段は必要なく高速動作が可能となる。すなわ
ち、応答周波数の帯域を向上させることが可能となる。
【００２８】また、第３のカレントミラー回路５を構成
するＮチャネルＭＯＳトランジスタのゲート電圧は第１
のカレントミラー回路３に流れる電流値により制御され
るため、電源電圧依存性が小さい。これにより、最大応
答周波数の電源電圧依存性を小さくできることも応答周
波数の向上に貢献している。また、差動回路１の差動出
力電流の片方をすてることなく、両方を有効に使うた
め、入力感度の向上が期待できる。
するＮチャネルＭＯＳトランジスタのゲート電圧は第１
のカレントミラー回路３に流れる電流値により制御され
るため、電源電圧依存性が小さい。これにより、最大応
答周波数の電源電圧依存性を小さくできることも応答周
波数の向上に貢献している。また、差動回路１の差動出
力電流の片方をすてることなく、両方を有効に使うた
め、入力感度の向上が期待できる。
【００２９】上述のような増幅段が不要となったことに
より、素子数の減少、低消費電力化が可能となる。
より、素子数の減少、低消費電力化が可能となる。
【００３０】以上の構成においては、論理インターフェ
イス回路を電源端子ＶＤＤ、ＶＳＳ間に構成して電源端
子ＶＤＤ、ＶＳＳ間の電圧を論理振幅としてフルスイン
グさせたが、電源端子に限らず、様々な電圧の信号端子
間に設けて様々な電圧を論理振幅としてフルスイングさ
せることも可能である。
イス回路を電源端子ＶＤＤ、ＶＳＳ間に構成して電源端
子ＶＤＤ、ＶＳＳ間の電圧を論理振幅としてフルスイン
グさせたが、電源端子に限らず、様々な電圧の信号端子
間に設けて様々な電圧を論理振幅としてフルスイングさ
せることも可能である。
【００３１】また、以上の構成においては、差動回路１
の入力にはそれぞれ互いに反転した入力信号を印加した
が、他方の入力を基準電位に固定しても良く、その場
合、入力信号の電位と基準電位との電位差に対応するコ
レクタ電流がトランジスタＱ１、Ｑ２に流れ、それぞれ
ＰチャネルＭＯＳトランジスタＭ１、Ｍ２を駆動する。
すなわち、例えば入力端子ＩＮバーを固定電位とした場
合、固定電位より入力端子ＩＮからの入力信号の電位が
高ければその分トランジスタＱ１により大きなコレクタ
電流が流れ、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２
がそれぞれオン、オフし、逆に固定電位より入力信号の
電位が低ければその分トランジスタＱ２により大きなコ
レクタ電流が流れ、ＰチャネルＭＯＳトランジスタＭ
１、Ｍ２がそれぞれオフ、オンする。その他の動作につ
いては上述のものと同様である。
の入力にはそれぞれ互いに反転した入力信号を印加した
が、他方の入力を基準電位に固定しても良く、その場
合、入力信号の電位と基準電位との電位差に対応するコ
レクタ電流がトランジスタＱ１、Ｑ２に流れ、それぞれ
ＰチャネルＭＯＳトランジスタＭ１、Ｍ２を駆動する。
すなわち、例えば入力端子ＩＮバーを固定電位とした場
合、固定電位より入力端子ＩＮからの入力信号の電位が
高ければその分トランジスタＱ１により大きなコレクタ
電流が流れ、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２
がそれぞれオン、オフし、逆に固定電位より入力信号の
電位が低ければその分トランジスタＱ２により大きなコ
レクタ電流が流れ、ＰチャネルＭＯＳトランジスタＭ
１、Ｍ２がそれぞれオフ、オンする。その他の動作につ
いては上述のものと同様である。
【００３２】以上の構成においては、ＰチャネルＭＯＳ
トランジスタＭ１、Ｍ２とＰチャネルＭＯＳトランジス
タＭ３、Ｍ４とのサイズ（ゲート幅Ｗ／ゲート長Ｌ）は
同じものとして良いが、これに限るものではなく、Ｐチ
ャネルＭＯＳトランジスタＭ１、Ｍ２のサイズに対して
ＰチャネルＭＯＳトランジスタＭ３、Ｍ４のサイズを大
きくすれば、電流供給回路２の電流供給能力はそのまま
にしてドライブ能力を向上させることができる。
トランジスタＭ１、Ｍ２とＰチャネルＭＯＳトランジス
タＭ３、Ｍ４とのサイズ（ゲート幅Ｗ／ゲート長Ｌ）は
同じものとして良いが、これに限るものではなく、Ｐチ
ャネルＭＯＳトランジスタＭ１、Ｍ２のサイズに対して
ＰチャネルＭＯＳトランジスタＭ３、Ｍ４のサイズを大
きくすれば、電流供給回路２の電流供給能力はそのまま
にしてドライブ能力を向上させることができる。
【００３３】また、上記実施例では、差動回路１をｎｐ
ｎバイポーラトランジスタにて構成し、第１、第２のカ
レントミラー回路をＰチャネルＭＯＳトランジスタにて
構成し、第３のカレントミラー回路をＮチャネルＭＯＳ
トランジスタにて構成したが、各トランジスタの導電型
を変更しても良く、その場合、図２に示すように極性が
逆になる。なお、同図において図１と同じ符号は図１と
同じ構成要素を示してあり、以下の図についても同様で
ある。同図において６は差動回路であり、７は電流供給
回路であり、８〜１０はそれぞれ第１〜第３のカレント
ミラー回路である。また、Ｑ３、Ｑ４はｐｎｐバイポー
ラトランジスタであり、Ｍ８〜Ｍ１１はＮチャネルＭＯ
Ｓトランジスタであり、Ｍ１２、Ｍ１３はＰチャネルＭ
ＯＳトランジスタである。また、図２に示す第二実施例
の動作についいては特に説明しないが、上記一実施例と
ほぼ同様であり、同様の作用効果を示す。なお、以下の
図に示す実施例についても同様のことが言える。
ｎバイポーラトランジスタにて構成し、第１、第２のカ
レントミラー回路をＰチャネルＭＯＳトランジスタにて
構成し、第３のカレントミラー回路をＮチャネルＭＯＳ
トランジスタにて構成したが、各トランジスタの導電型
を変更しても良く、その場合、図２に示すように極性が
逆になる。なお、同図において図１と同じ符号は図１と
同じ構成要素を示してあり、以下の図についても同様で
ある。同図において６は差動回路であり、７は電流供給
回路であり、８〜１０はそれぞれ第１〜第３のカレント
ミラー回路である。また、Ｑ３、Ｑ４はｐｎｐバイポー
ラトランジスタであり、Ｍ８〜Ｍ１１はＮチャネルＭＯ
Ｓトランジスタであり、Ｍ１２、Ｍ１３はＰチャネルＭ
ＯＳトランジスタである。また、図２に示す第二実施例
の動作についいては特に説明しないが、上記一実施例と
ほぼ同様であり、同様の作用効果を示す。なお、以下の
図に示す実施例についても同様のことが言える。
【００３４】また、図１、図２に示すものでは、差動回
路１、６はバイポーラトランジスタにて構成したがＭＯ
Ｓトランジスタで構成しても良く、それぞれ図３、図４
に示すように構成できる。これらの図において、１１、
１２は差動回路であり、Ｍ１４、１５はＮチャネルＭＯ
Ｓトランジスタであり、Ｍ１６、Ｍ１７はＰチャネルＭ
ＯＳトランジスタである。
路１、６はバイポーラトランジスタにて構成したがＭＯ
Ｓトランジスタで構成しても良く、それぞれ図３、図４
に示すように構成できる。これらの図において、１１、
１２は差動回路であり、Ｍ１４、１５はＮチャネルＭＯ
Ｓトランジスタであり、Ｍ１６、Ｍ１７はＰチャネルＭ
ＯＳトランジスタである。
【００３５】また、上記各図に示したものにおいては各
ＭＯＳトランジスタのソースは直接電源端子に接続して
いるが、これに限らず、各ＭＯＳトランジスタのソース
を抵抗を介して電源端子に接続しても良い。例えば、図
１のものでは図５に示すようになる。同図においてＲ１
〜Ｒ６は抵抗である。
ＭＯＳトランジスタのソースは直接電源端子に接続して
いるが、これに限らず、各ＭＯＳトランジスタのソース
を抵抗を介して電源端子に接続しても良い。例えば、図
１のものでは図５に示すようになる。同図においてＲ１
〜Ｒ６は抵抗である。
【００３６】上記各実施例ではＥＣＬレベルからＭＯＳ
レベルへと変換するものとして述べたが、本発明はこれ
に限らず、様々な信号レベル間での変換を行うものに応
用可能である。
レベルへと変換するものとして述べたが、本発明はこれ
に限らず、様々な信号レベル間での変換を行うものに応
用可能である。
【００３７】
【発明の効果】本発明によれば、従来のような増幅段を
設ける必要がなく高速動作が可能となり、また、応答周
波数の電源電圧依存性を小さくできるここと相まって最
大応答周波数を向上させることが可能となる。しかも、
フルスイングの論理振幅の出力信号が得られる。また、
上記増幅段が無い分、ディレイ値も小さくできるという
効果も得られる。また、差動回路の差動出力電流の片方
をすてることなく、両方を有効に使うため、入力感度の
向上が期待できる。さらに、素子数の減少、低消費電力
化を進めることが可能となる。
設ける必要がなく高速動作が可能となり、また、応答周
波数の電源電圧依存性を小さくできるここと相まって最
大応答周波数を向上させることが可能となる。しかも、
フルスイングの論理振幅の出力信号が得られる。また、
上記増幅段が無い分、ディレイ値も小さくできるという
効果も得られる。また、差動回路の差動出力電流の片方
をすてることなく、両方を有効に使うため、入力感度の
向上が期待できる。さらに、素子数の減少、低消費電力
化を進めることが可能となる。
【００３８】以上のように本発明は従来のものに比べて
性能を向上させることができるとともに構造の簡略化を
進め、経済効果を上げることが可能となる。
性能を向上させることができるとともに構造の簡略化を
進め、経済効果を上げることが可能となる。
【図１】本発明の一実施例の構成を説明するための説明
図。
図。
【図２】本発明の第二実施例の構成を説明するための説
明図。
明図。
【図３】本発明の第三実施例の構成を説明するための説
明図。
明図。
【図４】本発明の第四実施例の構成を説明するための説
明図。
明図。
【図５】本発明の第五実施例の構成を説明するための説
明図。
明図。
【図６】従来の技術を説明するための説明図。
１ 差動回路 ２ 電流供給回路 ３ 第１のカレントミラー回路 ４ 第２のカレントミラー回路 ５ 第３のカレントミラー回路 ６ 差動回路 ７ 電流供給回路 ８ 第１のカレントミラー回路 ９ 第２のカレントミラー回路 １０ 第３のカレントミラー回路 １１ 差動回路 １２ 差動回路
Claims (9)
- 【請求項１】 それぞれの一方の端子同士を共通の電流
供給回路に接続し、他方の端子をそれぞれ異なる第１、
第２のラインに接続し、それぞれの制御端子に第１、第
２の入力信号を受ける第１、第２の能動素子からなる差
動回路と、 上記第１のライン上に設けられた第３の能動素子と、第
３のライン上に設けられた第４の能動素子とを有し、上
記第１のラインを入力側、上記第３のラインを出力側と
してなる第１のカレントミラー回路と、 上記第２のライン上に設けられた第５の能動素子と、第
４のライン上に設けられた第６の能動素子とを有し、上
記第２のラインを入力側とし、上記第４のラインを出力
側としてなる第２のカレントミラー回路と、 上記第３のライン上に設けられ、上記第４の能動素子と
は異なる導電型の第７の能動素子と、上記第４のライン
上に設けられ、上記第６の能動素子とは異なる導電型の
第８の能動素子とを有し、上記第３のラインおよび上記
第４のラインのいずれか一方を入力側、他方を出力側と
してなる第３のカレントミラーと、 上記第３のカレントミラーの上記出力側に設けられた出
力端子とを具備し、上記出力端子より上記第１の入力信
号または上記第２の入力信号に対応した出力を発生する
ことを特徴とする論理インターフェース回路。 - 【請求項２】 上記第１、第２の能動素子は第１の導電
型のバイポーラトランジスタであり、上記第３〜第６の
能動素子は第２の導電型のＭＯＳトランジスタであり、
上記第７、第８の能動素子は上記第１の導電型のＭＯＳ
トランジスタであることを特徴とする請求項１記載の論
理インターフェース回路。 - 【請求項３】 上記第１、第２の能動素子は第１の導電
型のＭＯＳトランジスタであり、上記第３〜第６の能動
素子は第２の導電型のＭＯＳトランジスタであり、上記
第７、第８の能動素子は上記第１の導電型のＭＯＳトラ
ンジスタであることを特徴とする請求項１記載の論理イ
ンターフェース回路。 - 【請求項４】 上記第３〜第８の能動素子の電源端子側
に抵抗を設けたことを特徴とする請求項１記載の論理イ
ンターフェース回路。 - 【請求項５】 上記第１の入力信号、上記第２の入力信
号は互いに反転信号であることを特徴とする請求項１記
載の論理インターフェース回路。 - 【請求項６】 上記第１の入力信号、上記第２の入力信
号のいずれか一方を基準電位とする請求項１記載の論理
インターフェース回路。 - 【請求項７】 それぞれのエミッタを共通の電流供給回
路に接続し、それぞれのコレクタをそれぞれ異なる第
１、第２のラインに接続し、それぞれのベースに第１、
第２の入力信号を受ける第１、第２のｎｐｎ型バイポー
ラトランジスタからなる差動回路と、 上記第１のライン上に設けられた第１のＰチャネルＭＯ
Ｓトランジスタと、第３のライン上に設けられた第２の
ＰチャネルＭＯＳトランジスタとを有し、上記第１のラ
インを入力側、上記第３のラインを出力側としてなる第
１のカレントミラー回路と、 上記第２のライン上に設けられた第３のＰチャネルＭＯ
Ｓトランジスタと、第４のライン上に設けられた第４の
ＰチャネルＭＯＳトランジスタとを有し、上記第２のラ
インを入力側、上記第４のラインを出力側としてなる第
２のカレントミラー回路と、 上記第３のライン上に設けられた第５のＮチャネルＭＯ
Ｓトランジスタと、上記第４のライン上に設けられた第
６のＮチャネルＭＯＳトランジスタ能とを有し、上記第
３のラインおよび上記第４のラインのいずれか一方を入
力側、他方を出力側としてなる第３のカレントミラーと
上記第３のカレントミラーの上記出力側に設けられた出
力端子とを具備し、上記出力端子より上記第１の入力信
号または上記第２の入力信号に対応した出力を発生する
ことを特徴とする論理インターフェース回路。 - 【請求項８】 互いに異なる電位の第１、第２の電位ラ
インと、 それぞれの一方の端子を共通の電流供給回路を介して第
１の電位ラインに接続され、それぞれの制御端子に第
１、第２の入力信号を受ける第１、第２の能動素子から
なる差動回路と、 上記第１の能動素子の他方の端子と上記第２の電位ライ
ンとの間に接続された第３の能動素子と、上記第２のラ
インに一方の端子を接続された第４の能動素子とを有
し、上記第３の能動素子を入力側、上記第４の能動素子
を出力側としてなる第１のカレントミラー回路と、 上記第２の能動素子の他方の端子と上記第２の電位ライ
ンとの間に接続された第５の能動素子と、上記第２のラ
インに一方の端子を接続された第６の能動素子とを有
し、上記第５の能動素子を入力側、上記第６の能動素子
を出力側としてなる第２のカレントミラー回路と、 上記第４の能動素子の他方の端子と上記第１の電位ライ
ンとの間に接続された第４の能動素子とは異なる導電型
の第７の能動素子と、上記第６の能動素子の他方の端子
と上記第１の電位ラインとの間に接続された第６の能動
素子とは異なる導電型の第８の能動素子とを有し、上記
第７の能動素子および上記第８の能動素子のいずれか一
方を入力側、他方を出力側としてなる第３のカレントミ
ラーと、 上記第３のカレントミラーの上記出力側に設けられた出
力端子とを具備し、上記出力端子より上記第１の入力信
号または上記第２の入力信号に対応した出力を発生する
ことを特徴とする論理インターフェース回路。 - 【請求項９】 上記第３〜第６の能動素子は個々に抵抗
を介して上記第２の電位ラインに接続され、上記第７、
第８の能動素子は個々に抵抗を介して上記第１の電位ラ
インに接続されたことを特徴とする請求項８記載の論理
インターフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128385A JPH10322190A (ja) | 1997-05-19 | 1997-05-19 | 論理インターフェース回路 |
| EP98109013A EP0880229A1 (en) | 1997-05-19 | 1998-05-18 | Logic interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9128385A JPH10322190A (ja) | 1997-05-19 | 1997-05-19 | 論理インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322190A true JPH10322190A (ja) | 1998-12-04 |
Family
ID=14983515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9128385A Withdrawn JPH10322190A (ja) | 1997-05-19 | 1997-05-19 | 論理インターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0880229A1 (ja) |
| JP (1) | JPH10322190A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19930178C1 (de) * | 1999-06-30 | 2001-01-11 | Siemens Ag | ECL/CMOS-Pegelwandler |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118642B2 (ja) * | 1986-01-08 | 1995-12-18 | 株式会社東芝 | レベル変換回路 |
| US4841175A (en) * | 1987-01-23 | 1989-06-20 | Siemens Aktiengesellschaft | ECL-compatible input/output circuits in CMOS technology |
| US5332935A (en) * | 1993-04-12 | 1994-07-26 | Sierra Semiconductor | ECL and TTL to CMOS logic converter |
-
1997
- 1997-05-19 JP JP9128385A patent/JPH10322190A/ja not_active Withdrawn
-
1998
- 1998-05-18 EP EP98109013A patent/EP0880229A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0880229A1 (en) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |