[go: up one dir, main page]

JPH0422050B2 - - Google Patents

Info

Publication number
JPH0422050B2
JPH0422050B2 JP57153901A JP15390182A JPH0422050B2 JP H0422050 B2 JPH0422050 B2 JP H0422050B2 JP 57153901 A JP57153901 A JP 57153901A JP 15390182 A JP15390182 A JP 15390182A JP H0422050 B2 JPH0422050 B2 JP H0422050B2
Authority
JP
Japan
Prior art keywords
mosfet
input
input circuit
circuit
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP57153901A
Other languages
English (en)
Other versions
JPS5943631A (ja
Inventor
Michio Asano
Akira Masaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57153901A priority Critical patent/JPS5943631A/ja
Priority to KR1019830003735A priority patent/KR910004651B1/ko
Priority to CA000434825A priority patent/CA1229386A/en
Priority to EP83108741A priority patent/EP0102643B1/en
Priority to DE8383108741T priority patent/DE3373249D1/de
Priority to US06/529,763 priority patent/US4563601A/en
Publication of JPS5943631A publication Critical patent/JPS5943631A/ja
Publication of JPH0422050B2 publication Critical patent/JPH0422050B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 「発明の利用分野」 本発明はレベル変換入力回路、特にECLの信
号レベルをCMOSの信号レベルに変換する入力
回路に係り、論理LSIの入力回路として用いて好
適な低電力のレベル変換入力回路に関する。
「従来の技術」 最近、CMOS LSIはTTL以上の回路速度が得
られるようになり、ECL LSIと部分的に混在し
て使用できる可能性がでてきた。CMOS LSIを
ECL LSIと混在して使うためには、CMOS LSI
の入出力信号レベルをECLに合わせる必要があ
り、特にECLレベル（0.9〜1.7V）の信号を
CMOSレベル（０〜5V）に変換する入力回路が
必要である。このようなECLコンパチブルの
CMOS入力回路の一例を第１図に示す。図にお
いて、P1〜P4がＰ−MOSトランジスタ、N1〜
N9がＮ−MOSトランジスタであり、P1，P2，
N1，N2，N3で構成される回路１が差動入力アン
プ、N4，N5，N6，N7で構成される回路２がレ
ベル・シフタ、P3，P4，N8，N9で構成される回
路３がバツフアである。またVDD，VSSは電源電
圧、BIAS1は差動アンプ１の定電流値を決め、
BIAS2は負荷抵抗値を決めるために印加する電圧
である。VbbはECL回路の論理しきい電圧を決め
るために印加する参照電圧、ECL INPUT，
CMOS OUTPUTはそれぞれECLレベルの信号
入力、CMOSレベルの信号出力である。ECL信
号は振幅が小さいため、第１図の回路では初段を
差動アンプとして素子バラツキや温度・電源電圧
変動に対し動作が不安定とならないようにしてい
る。そして、この差動アンプ出力をさらに２段で
増幅しCMOSレベルに変換している。しかし、
この回路は消費電力が非常に大きく、RAMのよ
うに入力信号数が少ない場合には採用できるが、
論理LSIでは入力信号数が多いので、入力回路だ
けで消費電力が数Ｗにもなり、採用できない。
「発明の目的」 本発明の目的は高速・低消費電力でかつ素子バ
ラツキ、温度・電源電圧変動に安定なECLレベ
ルからCMOSレベルへのレベル変換入力回路を
提供することにある。
「発明の概要」 本発明は第２図に示す抵抗R1とＰ−MOSトラ
ンジスタP11からなるPMOS回路に直列にＮ−
MOSトランジスタN11を挿入し、そのゲート入
力VCONにより入出力特性を第３図のように変え
られることを利用している。すなわち第２図の回
路の論理しきい電圧がECL回路のVbbになるよう
に、また素子バラツキや温度・電源電圧変動に対
しても論理しきい電圧が変化しないように制御電
圧を発生してVCONに印加することにより、本発
明の目的の回路を得ることができる。
「発明の実施例」 以下、本発明の一実施例を第４図により説明す
る。第４図において、P12，N12，R2はそれぞれ
第３図のP11，N11，R1と等価なＰ−MOSトラン
ジスタ、Ｎ−MOSトランジスタ、抵抗であり、
ECL入力信号のかわりにVbbを入力し、出力４を
次段の差動アンプに入力する。N13，N14はＮ−
MOSトランジスタ、R3，R4，R5は抵抗であり、
差動アンプを構成する。ここでＮ−MOSトラン
ジスタN14の負荷抵抗R4は片側出力しか使わない
ので省略することも可能である。またR3，R4，
R5のかわりに第１図の回路１のようにＰ−MOS
トランジスタ、Ｎ−MOSトランジスタを使用し
てもよい。抵抗R6，R7はCMOSの論理しきい電
圧５を差動アンプの他方の入力に印加するための
ものであり、Ｐ−MOSトランジスタP13と抵抗
R8，R9は差動アンプの出力６をさらに増幅する
とともに、出力の直流レベルをN12のゲート入力
に合わせるためのアンプである。以上から構成さ
れる回路７がVCON電圧発生回路であり、第３図
と同じ入力回路８のECL INPUTがVbb電圧のと
きCMOS OUTPUTがCMOSの論理しきい電圧
になるようなVCON電圧を発生する。すなわち、
今かりに４の電位が参照電圧５より高くなると差
動アンプの出力６の電位が下がり、Ｐ−MOSト
ランジスタP13のゲート・ソース間電圧が大きく
なつて抵抗R9を流れる電流が大きくなりVCONの
電位が上がる。従つてＮ−MOSトランジスタ
N12のゲート・ソース間電圧が大きくなつて抵抗
値が小さくなり４の電位を下げるように働く。逆
に４の電位が参照電位５より低くなると差動アン
プの出力６の電位が上がり、VCONの電位が下が
つて４の電位を上げるように働く。故にチツプ間
の素子バラツキや温度・電源電圧変動、さらには
Vbbの変動により４の電位が変動しようとしても
５の参照電圧に等しくなるようにVCONの電圧は
制御される。ところで、同一チツプ内では素子バ
ラツキは小さく、温度・電源電圧は同一方向に変
動するので、VCON電圧発生回路７はチツプ上に
最少１つだけ置き、その出力電圧VCONをすべて
の入力回路に供給することにより、入力回路の入
力としてVbbの電圧がかかつたときに出力は
CMOSの論理しきい電圧になるようにすること
ができる。
本実施例の入力回路は基本的にPMOS回路で
あるから、負荷駆動能力が低く大きな負荷を直接
接続すると遅延時間が大きくなるので、CMOS
回路のインバータをバツフアとして次段に挿入し
て使う。これにより第１図の回路に比べ同等以上
の速度を得ることができる。また負荷抵抗R1，
R2のかわりにMOSトランジスタを用いてもよ
い。
本実施例では入力回路に第３図の回路を用いた
が、第５図の回路によつてもVCON電圧を変える
ことにより入出力特性を第６図のように変えるこ
とができる。従つて、第４図の構成と同様にして
VCON電圧発生回路を設けることにより、ECLレ
ベルからCMOSレベルへのレベル変換入力回路
を構成することができる。なお、第５図において
P21はＰ−MOSトランジスタ、N21，N22はＮ−
MOSトランジスタである。
「発明の効果」 本発明によれば、素子数が多く消費電力の大き
なVCON電圧発生回路はチツプに最少１つだけ置
けばよく、入力信号数だけ必要な入力回路は素子
数が少なく消費電力も小さいので、小面積・低消
費電力なECLレベルからCMOSレベルへのレベ
ル変換入力回路を構成することができる。
本発明ではECLレベルからCMOSレベルへの
変換を考えたが、Vbbとして入力する参照電圧を
変更することによりたとえばTTLレベルから
CMOSレベルへの変換も行なうことができる。
【図面の簡単な説明】
第１図は従来のECLコンパチブルCMOS入力
回路を示す図、第２図、第５図は本発明のECL
コンパチブルCMOS入力回路を示す図、第３図、
第６図はそれぞれの入力回路の入出力特性を示す
図、第４図は第３図の入力回路の制御電圧VCON
を発生するための回路を示す図である。 P1〜21……Ｐ−MOSトランジスタ、N1〜22……
Ｎ−MOSトランジスタ、R1〜9……抵抗、VCON…
…論理しきい電圧制御入力、Vbb……ECL回路の
参照電圧、７……VCON電圧発生回路、８……
ECLコンパチブルCMOS入力回路。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の第１のMOSFETと第２導電型
    の第２のMOSFETとを直列接続してなり、前記
    第１のMOSFETのゲートに第１の論理しきい電
    圧を有する第１の信号を入力し、前記第１の
    MOSFETと第２のMOSFETとの接続点より第
    ２の論理しきい電圧を有する第２の信号を出力す
    る第１の入力回路と、前記第１の論理しきい電圧
    からなる信号を入力とし、第１導電型の第３の
    MOSFETと第２導電型の第４のMOSFETとを
    直列接続してなる前記第１の入力回路と等価な第
    ２の入力回路と、当該第２の入力回路の出力と前
    記第２の論理しきい電圧からなる信号とを入力
    し、前記第２の入力回路の出力が前記第２の論理
    しきい電圧とほぼ等しくなるように前記第４の
    MOSFETを制御する制御信号を発生する回路と
    を有し、前記制御信号を前記第４のMOSFETの
    ゲートと共に前記第２のMOSFETのゲートに供
    給し、前記第１の入力回路の論理しきい電圧を制
    御することを特徴とするレベル変換入力回路。 ２ 前記制御信号を発生する回路は、前記第２の
    入力回路の出力及び前記第２の論理しきい電圧を
    入力とする差動アンプと、該差動アンプの反転出
    力を増幅するアンプとを有し、該アンプの出力か
    ら前記制御信号を取り出すことを特徴とする特許
    請求の範囲第１項記載のレベル変換入力回路。 ３ 前記第１の入力回路は、前記第１及び第２の
    MOSFET間に直列接続された第２導電型の第５
    のMOSFETを有し、前記第１及び第５の
    MOSFETのゲートを入力とし、前記第１の
    MOSFETと第５のMOSFETの接続点を出力と
    し、前記第２の入力回路は、前記第３及び第４の
    MOSFET間に直列接続された第２導電型の第６
    のMOSFETを有し、前記第３及び第６の
    MOSFETのゲートを入力とし、前記第３の
    MOSFETと第６のMOSFETの接続点を出力と
    することを特徴とする特許請求の範囲第１項また
    は第２項記載のレベル変換入力回路。
JP57153901A 1982-09-06 1982-09-06 レベル変換入力回路 Granted JPS5943631A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP57153901A JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路
KR1019830003735A KR910004651B1 (ko) 1982-09-06 1983-08-10 레벨 변환 입력 회로
CA000434825A CA1229386A (en) 1982-09-06 1983-08-17 Level conversion input circuit
EP83108741A EP0102643B1 (en) 1982-09-06 1983-09-05 Level conversion circuit
DE8383108741T DE3373249D1 (en) 1982-09-06 1983-09-05 Level conversion circuit
US06/529,763 US4563601A (en) 1982-09-06 1983-09-06 Level conversion input circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57153901A JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路

Publications (2)

Publication Number Publication Date
JPS5943631A JPS5943631A (ja) 1984-03-10
JPH0422050B2 true JPH0422050B2 (ja) 1992-04-15

Family

ID=15572580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57153901A Granted JPS5943631A (ja) 1982-09-06 1982-09-06 レベル変換入力回路

Country Status (6)

Country Link
US (1) US4563601A (ja)
EP (1) EP0102643B1 (ja)
JP (1) JPS5943631A (ja)
KR (1) KR910004651B1 (ja)
CA (1) CA1229386A (ja)
DE (1) DE3373249D1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999819A (ja) * 1982-11-27 1984-06-08 Hitachi Ltd 入力インタ−フエイス回路
US4645951A (en) * 1983-08-31 1987-02-24 Hitachi, Ltd. Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals
JPH0773205B2 (ja) * 1983-12-20 1995-08-02 株式会社日立製作所 レベル変換回路
US4626713A (en) * 1984-09-06 1986-12-02 Thomson Components-Mostek Corporation Trip-point clamping circuit for a semiconductor device
GB2178618A (en) * 1985-07-27 1987-02-11 Stc Plc Input buffer circuit for static ram
JPH0345492Y2 (ja) * 1985-09-14 1991-09-26
US4679215A (en) * 1985-12-06 1987-07-07 Sperry Corporation Exceedance counting integrating photo-diode array
US4717836A (en) * 1986-02-04 1988-01-05 Burr-Brown Corporation CMOS input level shifting circuit with temperature-compensating n-channel field effect transistor structure
US4704549A (en) * 1986-10-24 1987-11-03 Ncr Corporation CMOS to ECL converter-buffer
US4841175A (en) * 1987-01-23 1989-06-20 Siemens Aktiengesellschaft ECL-compatible input/output circuits in CMOS technology
US4785205A (en) * 1987-06-29 1988-11-15 Ncr Corporation High speed ECL to CMOS converter
US4835420A (en) * 1987-11-17 1989-05-30 Applied Micro Circuits Corporation Method and apparatus for signal level conversion with clamped capacitive bootstrap
US4794317A (en) * 1987-12-18 1988-12-27 Texas Instruments Incorporated ECL-to-CMOS level conversion for use in ECL-BiCMOS circuit
JPH01195719A (ja) * 1988-01-30 1989-08-07 Nec Corp 半導体集積回路
US4855624A (en) * 1988-02-02 1989-08-08 National Semiconductor Corporation Low-power bipolar-CMOS interface circuit
US4866308A (en) * 1988-04-11 1989-09-12 International Business Machines Corporation CMOS to GPI interface circuit
JPH0282713A (ja) * 1988-09-19 1990-03-23 Fujitsu Ltd スイッチング補助回路
US4890019A (en) * 1988-09-20 1989-12-26 Digital Equipment Corporation Bilingual CMOS to ECL output buffer
US4888501A (en) * 1988-10-19 1989-12-19 Ncr Corporation ECL to CMOS converter
US5030856A (en) * 1989-05-04 1991-07-09 International Business Machines Corporation Receiver and level converter circuit with dual feedback
US4968905A (en) * 1989-08-25 1990-11-06 Ncr Corporation Temperature compensated high speed ECL-to-CMOS logic level translator
JPH082019B2 (ja) * 1989-09-13 1996-01-10 株式会社東芝 レベル変換回路
US5023487A (en) * 1989-09-29 1991-06-11 Texas Instruments Incorporated ECL/TTL-CMOS translator bus interface architecture
US5036226A (en) * 1989-10-23 1991-07-30 Ncr Corporation Signal converting circuit
DE4000665A1 (de) * 1990-01-11 1991-07-18 Siemens Ag Integrierbare transistorschaltstufe der logik-familie ntl
US5038057A (en) * 1990-05-29 1991-08-06 Motorola, Inc. ECL to CMOS logic translator
JP2855802B2 (ja) * 1990-06-27 1999-02-10 日本電気株式会社 レベル変換回路
JPH04126410A (ja) * 1990-09-17 1992-04-27 Fujitsu Ltd 半導体装置
JP3137413B2 (ja) * 1992-03-26 2001-02-19 株式会社東芝 セミカスタム集積回路
JP3050255B2 (ja) * 1992-10-14 2000-06-12 富士通株式会社 Ｅｃｌ−ｃｍｏｓレベル変換回路
US5440248A (en) * 1994-01-31 1995-08-08 Texas Instruments Incorporated Power-saver differential input buffer
JP2783236B2 (ja) * 1996-01-31 1998-08-06 日本電気株式会社 レベル変換回路
JPH11102305A (ja) * 1997-09-29 1999-04-13 Oki Electric Ind Co Ltd インサーキットエミュレータ
GB2340683B (en) * 1998-08-10 2003-08-20 Sgs Thomson Microelectronics Controllable threshold inverter
GB2349996A (en) * 1999-05-12 2000-11-15 Sharp Kk Voltage level converter for an active matrix LCD
US6535017B1 (en) * 2001-12-20 2003-03-18 Honeywell International Inc. CMOS ECL input buffer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120728U (ja) * 1974-07-31 1976-02-16
GB1533231A (en) * 1974-11-07 1978-11-22 Hitachi Ltd Electronic circuits incorporating an electronic compensating circuit
US4023050A (en) * 1976-05-10 1977-05-10 Gte Laboratories Incorporated Logic level converter
US4128775A (en) * 1977-06-22 1978-12-05 National Semiconductor Corporation Voltage translator for interfacing TTL and CMOS circuits
US4150308A (en) * 1977-10-25 1979-04-17 Motorola, Inc. CMOS level shifter
US4242604A (en) * 1978-08-10 1980-12-30 National Semiconductor Corporation MOS Input circuit with selectable stabilized trip voltage
JPS5767331A (en) * 1980-10-14 1982-04-23 Toshiba Corp Bias varying circuit
US4453095A (en) * 1982-07-16 1984-06-05 Motorola Inc. ECL MOS Buffer circuits

Also Published As

Publication number Publication date
US4563601A (en) 1986-01-07
EP0102643A1 (en) 1984-03-14
EP0102643B1 (en) 1987-08-26
KR840006112A (ko) 1984-11-21
DE3373249D1 (en) 1987-10-01
JPS5943631A (ja) 1984-03-10
KR910004651B1 (ko) 1991-07-09
CA1229386A (en) 1987-11-17

Similar Documents

Publication Publication Date Title
JPH0422050B2 (ja)
US7425844B1 (en) Input buffer for multiple differential I/O standards
JP3079515B2 (ja) ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路
EP0231062A1 (en) Level conversion circuit
US7432762B2 (en) Circuit having enhanced input signal range
US5585747A (en) High speed low power sense amplifier
US5703497A (en) Current source responsive to supply voltage variations
GB2266420A (en) ECL to CMOS converter using BiCMOS
JPH02260915A (ja) トランジスタ回路
US4871933A (en) High-speed static differential sense amplifier
JP2773692B2 (ja) 入力バッファ回路
JP4070533B2 (ja) 半導体集積回路装置
US20050057279A1 (en) Input buffer of differential amplification type in semiconductor device
JPS61118023A (ja) Ｍｏｓ型半導体集積回路の入力ゲ−ト回路
US5371421A (en) Low power BiMOS amplifier and ECL-CMOS level converter
US7262638B2 (en) Current sense amplifier
JPH06216745A (ja) 電源依存入力バッファ
JP4724670B2 (ja) 半導体集積回路装置
US6323683B1 (en) Low distortion logic level translator
US6426658B1 (en) Buffers with reduced voltage input/output signals
JP3968818B2 (ja) アンプ
JP2000114954A (ja) 入力回路及び半導体集積回路装置
JP2002314399A (ja) 半導体集積回路
JP3320757B2 (ja) 電圧を変換するための装置及び方法
JP2809932B2 (ja) 入力バッファ回路