JPS63197132A - デ−タ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ＰＣＭ端局装置に、端局装置とマイクロプロセッサユニ
ットとを設け、端局装置のデータの送受信をマイクロプ
ロセッサユニットにより制御する場合、障害発生時のデ
ータの欠如を防止するため端局装置とマイクロプロセッ
サユニットの間にバッファを設け、マイクロプロセッサ
ユニットがバッファからデータを読み込むタイミングよ
り早いタイミングでイネーブル信号を端局装置に出力し
、障害データをバッファに書き込む様にしたものである
。

〔産業上の利用分野〕

第４図にＰＣＭ端局装置のシステム構成の概要を示す。

従来ＰＣＭ端局装置内の端局装置９の障害に対する監視
の集中化を行うためＰＣＭ親局装置内に集中監視装置３
０が設置され、各端局装置９の障害をポーリング式又は
サイクリック式に監視する方法が取られている。端局装
置が少数の場合には集中監視装置の障害監視も高速対応
が可能であったが、端局装置数が増大するに伴い、障害
の集中監視処理範囲も拡大し、端局装置の障害発生をタ
イミング良く把握するのに時間を要する問題が生じてき
た。従って端局装置の障害に早急に対応するための障害
データ転送速度の高速化が必要になってきた。

一方ＰＣＭ端局装置自身もマイクロプロセッサの小型化
、高率化に伴い、ＰＣＭ端局装置にマイコンを内蔵して
端局装置における送受信を制御する方法がとられてきた
。ここで、送受信データの中に障害監視データもシリア
ルに挿入して端局装置の障害発生を監視する方法がとら
れてきた。従って障害監視データの把握が遅延すると、
集中監視装置３０の障害監視も遅延し、端局装置の障害
対応も遅くなるという状態が生じてきた。

本発明はＰＣＭ端局装置内における障害データのシリア
ル転送の高速化を図るため、端局装置とＭＰＵとの間の
障害データ送受信のタイミングの改善を図る方法である
。

〔従来の技術〕

従来のＰＣＭ端局装置のＭＰＵ（マイクロプロセッサ）
と端局装置との間のブロックダイヤグラムと送・受信タ
イミングチャートを第３図（ａ）。

（ｂ）に示す。

ＤＡＴＡＳはＭＰＵＩから端局装置９へのデータを又Ｄ
ＡＴ＾゛Ｒは端局装置９からＭＰＵＩへのデータを示し
、夫々ラッチ回路２、シフトレジスタ６又はシフトレジ
スタ７．３ステートバツフア３を介してシリアルに転送
され、６４にクロックに同期して１バイト（８ビツト）
分のデータを送信又は受信する状態を示している。即ち
８にクロックの立下がりから次の８にクロックの立下が
りまで１バイト分のデータを送る様にしている。尚８に
クロックは端局装置９からバッファレジスタ２０及びＭ
ＰＵＩに供給され、ＭＰＵで８にクロックを監視してい
る。

〔発明が解決しようとする問題点〕

ところでこの８にの立下がりが遅れると１バイト分のデ
ータが欠如し、このデータが障害データの場合には障害
監視データを完全に把握出来ず、次の障害監視データが
転送されてくるまで時間を要するため、障害処理が遅れ
る状態が生じてきた。

本発明は障害監視データが送られてきた場合に上記８に
の立下がりが遅れても、１バイト分のデータが欠如しな
いように、障害監視データの把握を確実にして次の障害
監視データが転送されるまで待たずに障害処理を行うこ
とができるようにする回路方式である。

〔問題点を解決するための手段〕

第１図に本発明のＰＣＭ端局装置の原理図を示す。ＰＣ
Ｍ端局装置のＭＰＵＩと端局装置９との間はバッファレ
ジスタ２０で接続され、データＤＡＴＡＳ又はＤＡＴＡ
Ｒの送・受信を行い、又付加回路１０によりマイクロプ
ロセッサユニット１がバッファレジスタ２０からデータ
を読み込むためのクロックより早いタイミングで、イネ
ーブル信号ＢＮを端局装置９に出力するようにした。

〔作用〕

本発明においては付加回路１０からマイクロプロセッサ
ユニットｌが、バッファレジスタ２０よりデータを読み
出すためのクロックより任意のクロック分前進したクロ
ック２を送出し、事前にＭＰＵ１で検出して、イネーブ
ル信号信号を送出し、次のクロック１の立下がりまで保
ち、１バイト分の障害処理データを完全に読み込み、高
速クロック２に同期して端局装置９側に送出する様にし
た。

〔実施例〕

以下本発明の一実施例を図面により説明する。

第２図（ａ）は本発明の一実施例によるＰＣＭ端局装置
の具体的なブロック図を示し、第２図（ｂ）はＭＰＵと
端局装置との間の送・受信タイミングチャート図を示す
。

第２図（ａ）において、■は端局装置のデータを処理す
るためのＭＰＵ　（マイクロプロセッサユニット）を示
し、２，５はラッチ回路、３はスリーステートバッファ
、６．７．８はシフトレジスタ、９はＰＣＭ端局装置を
示す。また点線で囲まれた回路１０は本発明の付加回路
で、２０は従来のシフトレジスタ回路を示す。本実施例
でシフトレジスタ８及びラッチ回路５が本発明により付
加された回路である。本回路においてシフトレジスタ６
の端子Ｑは端局装置９へのデータ送出部、シフトレジス
タ７の端子Ａは端局装置からのデータ受信部を示し、端
局装置９の端子ＥＮはラッチ回路５に接続されている。

第２図＜ａ）、（ｂ）において、８にのクロックの立下
がりから次の８Ｋまでに１バイト（８ビツト）分のデー
タを送り始めるが、シフトレジスタ８により８にクロッ
クより２．５クロフク早いＱ８ＫをＭＰＵ１に入力する
。ＭＰＵではこれを検知し、イネーブルＥＮを′Ｌ”に
下げ、（次の８にクロックの立下がりの中央まで“Ｌ”
を保つ）且つＬＤにてシフトレジスタ６はラッチ回路２
に記憶している１バイト分のデータを読み出し、６４に
クロックに同期して端局装置９に送出する。

受信は送信の逆の動作を行うもので、送信同様クロック
９８にの立上がりをＭＰｔＪｌで検知し、８にの立下が
りの前にイネーブル信号ＥＮを立下げる。

装置側９はイネーブル信号ＥＮの立下がりで１バイト分
のデータをシフトレジスタ７に送信する。ＭＰＵＩは次
の９８にの立上がりから８にの立下がりまでの時間を計
算して、そのデータを読込む。

〔発明の効果〕

以上本発明によればＭＰＵ処理において高速化を期する
ため、８にクロックより任意クロック分前進した０８に
クロックを使用して次の８にクロックまでに送信出来る
ようにしたため、送信データの消滅を防止することが出
来、緊急を要する障害処理データの把握を確実にして、
障害処理の高速化に対応することができる。

【図面の簡単な説明】

第１図は本発明のＰＣＭ端局装置の原理図で、第２図（
ａ）および（ｂ）は本発明の実施例のブロックダイヤグ
ラムと送・受信タイミングチャート、第３図（ａ）と（
ｂ）は従来例のプロ・ンクダイヤグラムと送・受信タイ
ミングチャートを示し、第４図はＰＣＭ端局装置のシス
テム構成の概略図を示す。 図において、１はＭＰＵ、２．５はラッチ回路、３はス
リースチードパ・／ファー、６，７．８はシフトレジス
タ、９は端局装置を示す。また１０は付加回路、２０は
パフファレジスタ、３０は集中監視装置を示す。 本発明のＰＣＭ端局装置の原理図 第１図 ＰＣＭ端局装置のシステム構成の概略図第４図

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサユニット（１）の処理により端局装
   置（９）のデータ送受信を制御するデータ処理方式にお
   いて、 該端局装置（９）内の障害発生データの送受信のタイミ
   ングの高速化を図るため、該マイクロプロセッサユニッ
   ト（１）と該端局装置（９）との間に該端局装置（９）
   からのデータをラッチするバッファレジスタ（２０）と
   、 該マイクロプロセッサユニット（１）が該バッファレジ
   スタ（２０）からデータを読み出すためのクロックより
   任意クロック分進めたタイミングでイネーブル信号（Ｅ
   Ｎ）を出力する付加回路（１０）を設け、 該イネーブル信号（ＥＮ）により、該端局装置（９）よ
   りデータを該バッファレジスタ（２０）に書き込むこと
   を特徴とするデータ処理方式。