JPS5814105B2 - 半二重伝送方式 - Google Patents
半二重伝送方式Info
- Publication number
- JPS5814105B2 JPS5814105B2 JP53034680A JP3468078A JPS5814105B2 JP S5814105 B2 JPS5814105 B2 JP S5814105B2 JP 53034680 A JP53034680 A JP 53034680A JP 3468078 A JP3468078 A JP 3468078A JP S5814105 B2 JPS5814105 B2 JP S5814105B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- transmission
- reception
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/16—Half-duplex systems; Simplex/duplex switching; Transmission of break signals non-automatically inverting the direction of transmission
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理速度の異なる装置間を直結し、通信
線を送信、受信の各々のデータラインのみによって半二
重データ通信を行なう半二重伝送方式に関するものであ
る。
線を送信、受信の各々のデータラインのみによって半二
重データ通信を行なう半二重伝送方式に関するものであ
る。
従来の半二重伝送装置において、送受信の切換えは相手
局の搬送波信号の有無を検出することによって、相手局
が送信状態から受信状態になった事を検知して送信状態
に切換えている。
局の搬送波信号の有無を検出することによって、相手局
が送信状態から受信状態になった事を検知して送信状態
に切換えている。
この様に変復調装置を用いて相互通信を行なう場合には
特に問題はないが、短距離を変復調装置を用いないで端
末間を直結して相互通信を行なう場合、非常に多くのタ
イミング信号を直線する必要が生じ、通信線が非常に多
くなる難点があった。
特に問題はないが、短距離を変復調装置を用いないで端
末間を直結して相互通信を行なう場合、非常に多くのタ
イミング信号を直線する必要が生じ、通信線が非常に多
くなる難点があった。
本発明は上記の点を考慮して従来の変復調装置を使用し
ないで、データ処理速度の異なる装置間を直結し、送信
、受信の各々のデータラインの通信線のみによって相互
通信を行なうようデータ転送後に次のデータの送受信不
可能を示す信号レベルを送信して、送受信タイミングを
制御するように成したものである。
ないで、データ処理速度の異なる装置間を直結し、送信
、受信の各々のデータラインの通信線のみによって相互
通信を行なうようデータ転送後に次のデータの送受信不
可能を示す信号レベルを送信して、送受信タイミングを
制御するように成したものである。
以下図面と共に本発明の一実施例について説明する。
第１図は本発明の半二重伝送方式に用いられる回線接続
装置の情報伝送制御部の構成を示すブロック図であり、
該情報伝送制御部１は第２図に示す如く一方の端末装置
の中央処理装置ＣＰＵ１と図中の左側の種々の信号線で
連結され、更に信号線の受信用ドライバー２、送信用ド
ライバー３を介して伝送線路ＳＤ及びＲＤに接続されて
いる。
装置の情報伝送制御部の構成を示すブロック図であり、
該情報伝送制御部１は第２図に示す如く一方の端末装置
の中央処理装置ＣＰＵ１と図中の左側の種々の信号線で
連結され、更に信号線の受信用ドライバー２、送信用ド
ライバー３を介して伝送線路ＳＤ及びＲＤに接続されて
いる。
この伝送線路ＳＤ及びＲＤは第２図に示す如く伝送先の
他方の端末装置の中央処理装置ＣＰＵ２に連結された情
報伝送制御部４（第１図と同様の構成）に接続され、線
路ＳＤは伝送先の線路ＲＤ’に線路ＲＤは伝送先の線路
ＳＤ’にそれぞれ接続されている。
他方の端末装置の中央処理装置ＣＰＵ２に連結された情
報伝送制御部４（第１図と同様の構成）に接続され、線
路ＳＤは伝送先の線路ＲＤ’に線路ＲＤは伝送先の線路
ＳＤ’にそれぞれ接続されている。
この第２図に示した接続により、伝送制御回路１，４を
介して両ＣＰＵ１，２の情報伝送が実行される。
介して両ＣＰＵ１，２の情報伝送が実行される。
第１図において１１はパラレル・シリアリ変捗回路であ
り、受信データをパラレル信号に変換しまた送信データ
をシリアル信号に変換する回路であり、例えばウエスタ
ンデジタル社製ＴＲ１６０２等が市販されている。
り、受信データをパラレル信号に変換しまた送信データ
をシリアル信号に変換する回路であり、例えばウエスタ
ンデジタル社製ＴＲ１６０２等が市販されている。
その概要は変換回路１１の内部に１キャラクタ分のパラ
レルバツファ及びシリアルバツファが設けられており、
端末装置の中央処理装置（以下ＣＰＵと言う）からのパ
ラレルデータはバラレルバツファに記憶され、該バラレ
ルバツファの内容がシリアルバツファに転送記憶され、
シリアルバツファよりシリアルデータの形で出力される
。
レルバツファ及びシリアルバツファが設けられており、
端末装置の中央処理装置（以下ＣＰＵと言う）からのパ
ラレルデータはバラレルバツファに記憶され、該バラレ
ルバツファの内容がシリアルバツファに転送記憶され、
シリアルバツファよりシリアルデータの形で出力される
。
また伝送されて来るシリアルデータはシリアルバツファ
に一時記憶された後バラレルバツファに転送記憶され、
該パラレルバツファよりパラレルデータの形でＣＰＵに
出力される。
に一時記憶された後バラレルバツファに転送記憶され、
該パラレルバツファよりパラレルデータの形でＣＰＵに
出力される。
伝送制御回路１が受信状態において、ＲＤ伝送路より伝
送されて来たデータは変換回路１１のシリアルバツファ
にデータクロツク（ＤＡＴＡＣＬＯＣＫ）信号に同期し
て記憶される。
送されて来たデータは変換回路１１のシリアルバツファ
にデータクロツク（ＤＡＴＡＣＬＯＣＫ）信号に同期し
て記憶される。
このシリアルバツファに記憶されたデータはパラレルか
ソファに転送され、転送が終了すると受信フラッグ（Ｒ
ＥＣ ＦＬＧ）信号がＣＰＵに出力され、ＣＰＵから
データ読込み（ＤＡＴＡ ＲＥＡＤ）信号が供給される
とパラレルバツファのデータがデータバス（ＤＡＴＡ
ＢＵＳ）に出力されてＣＰＵに転送される。
ソファに転送され、転送が終了すると受信フラッグ（Ｒ
ＥＣ ＦＬＧ）信号がＣＰＵに出力され、ＣＰＵから
データ読込み（ＤＡＴＡ ＲＥＡＤ）信号が供給される
とパラレルバツファのデータがデータバス（ＤＡＴＡ
ＢＵＳ）に出力されてＣＰＵに転送される。
また送信の場合には、ＣＰＵからデータロード（ＤＡＴ
Ａ ＬＯＡＤ）信号が出力されて変換回路１１に供給さ
れるとデータパス上のパラレルデータがバラレルバツフ
ァに転送されて記憶されるこのバラレルバツファのデー
タはシリアルバツファに転送され、この転送が終了する
と送信フラッグ（ＳＥＮＤ ＦＬＧ）信号がゲート１１
の一端に出力される。
Ａ ＬＯＡＤ）信号が出力されて変換回路１１に供給さ
れるとデータパス上のパラレルデータがバラレルバツフ
ァに転送されて記憶されるこのバラレルバツファのデー
タはシリアルバツファに転送され、この転送が終了する
と送信フラッグ（ＳＥＮＤ ＦＬＧ）信号がゲート１１
の一端に出力される。
クロツクカウンタ（ＣＬＯＣＫ ＣＯＵＮＴＥＲ）１
３はデータクロックを計数して１キャラクタ周期のパル
ス信号を発生するキャラクタサイクル発生回路である。
３はデータクロックを計数して１キャラクタ周期のパル
ス信号を発生するキャラクタサイクル発生回路である。
受信終了（ＲＥＣ ＥＮＤ）検出回路１４はデータの
受信状態に入って、連続２キャラクタ以上のデータを受
信しなかったことを検出する回路であって複数ビットの
レジスタで構成され、例えば第２，第３ビットの内容を
比較して判定される。
受信状態に入って、連続２キャラクタ以上のデータを受
信しなかったことを検出する回路であって複数ビットの
レジスタで構成され、例えば第２，第３ビットの内容を
比較して判定される。
受信制御（ＲＥＣ ＣＯＮＴＲＯＬ ）フリツプフロ
ツプ１５はデータ受信時に、データの終了の次に送られ
て来るタイミング制御用の信号を変換回路１１に伝達し
ない様にする為のゲート制御用のフリツプフロツプであ
る。
ツプ１５はデータ受信時に、データの終了の次に送られ
て来るタイミング制御用の信号を変換回路１１に伝達し
ない様にする為のゲート制御用のフリツプフロツプであ
る。
受信制御（ＲＥＣ ＣＯＮＴＲＯＬ）回路１６はタイ
ミング制御信号を受信した後６キャラクタ分連続して受
信しなかったことを検知して、受信データラインＲＤの
ゲートを制御する受信制御フリツプフロツプ１５のトリ
ガ信号を発生する回路であり、複数ビットのレジスタで
構成されており、６ビット目よりトリガ信号が導出され
る。
ミング制御信号を受信した後６キャラクタ分連続して受
信しなかったことを検知して、受信データラインＲＤの
ゲートを制御する受信制御フリツプフロツプ１５のトリ
ガ信号を発生する回路であり、複数ビットのレジスタで
構成されており、６ビット目よりトリガ信号が導出され
る。
タイミング制御（ＴＩＭＩＮＧ ＣＯＮＴＲＯＬ）フリ
ツプフロツプ１７は送信データ終了後におけるタイミン
グ制御信号の発生及び受信準備または再送信準備完了時
までの制御を行なうフリツプフロツプである。
ツプフロツプ１７は送信データ終了後におけるタイミン
グ制御信号の発生及び受信準備または再送信準備完了時
までの制御を行なうフリツプフロツプである。
送受信制御（Ｒ／Ｓ ＴＩＭＩＮＧ ＣＯＮＴＲＯＬ）
回路１８は送信データ終了後における送信ラインＳＤを
強制的にスペース状態として、送信後の受信準備完了ま
での時間継続させて相手局の送信を停止させる回路であ
り、複数のビットのシフトレジスタで構成されている。
回路１８は送信データ終了後における送信ラインＳＤを
強制的にスペース状態として、送信後の受信準備完了ま
での時間継続させて相手局の送信を停止させる回路であ
り、複数のビットのシフトレジスタで構成されている。
送信制御（ Ｓ ＥＮＤＣＯＮＴＲＯＬ）フリツプフロ
ツプ１９は送信準備が確立してから相手局が受信準備で
きる迄のタイミング制御用のレジスタ２０の入力ゲート
制御用のフリツプフロツプである。
ツプ１９は送信準備が確立してから相手局が受信準備で
きる迄のタイミング制御用のレジスタ２０の入力ゲート
制御用のフリツプフロツプである。
送信制御（ＳＥＮＤＣＯＮＴＲＯＬ）回路２０は相手局
が受信準備完了となっていること（８キャラクタ以上継
続してマーク状態となっている）と送信準備が確立した
ことによって送信フラッグ（ＳＥＮＤ ＦＬＧ）を制
御する回路であり、シフトレジスタで構成されている。
が受信準備完了となっていること（８キャラクタ以上継
続してマーク状態となっている）と送信準備が確立した
ことによって送信フラッグ（ＳＥＮＤ ＦＬＧ）を制
御する回路であり、シフトレジスタで構成されている。
デー夕出力ゲート２１はアンドゲートで構成されており
、送信ラインＳＤをタイミング制御の為に強制的にスペ
ースにするよう動作するゲートである。
、送信ラインＳＤをタイミング制御の為に強制的にスペ
ースにするよう動作するゲートである。
またデータ入力ゲート２２はオアゲートで構成されてお
り、相手局からのタイミング制御信号をデータ信号と分
離するよう動作するゲートである。
り、相手局からのタイミング制御信号をデータ信号と分
離するよう動作するゲートである。
次に第１図のブロック図の動作を第３図の信号波形図と
共に説明する。
共に説明する。
今伝送制御回路１が受信状態であるとすると、ＲＤ伝送
路より受信ドライバー２を介して第３図■に示す信号が
受信される。
路より受信ドライバー２を介して第３図■に示す信号が
受信される。
麿お■信号中の斜線部分が伝送データであり、その後の
低（Ｌ）レベル信号が本発明に関与するタイミング制御
信号である。
低（Ｌ）レベル信号が本発明に関与するタイミング制御
信号である。
ゲート２２を介して受信されたデータはシリアル・パラ
レル変換回路１１に入力され、該変換回路１１内のシリ
アルバツファに記憶される。
レル変換回路１１に入力され、該変換回路１１内のシリ
アルバツファに記憶される。
また受信データはシフトレジスタで構成サれた受信制御
回路１６及び送信制御回路２０のそれぞれのリセット端
子に供給され、データ信号の低（Ｌ）レベル信号によっ
てレジスタ１６及び２０がリセットされる。
回路１６及び送信制御回路２０のそれぞれのリセット端
子に供給され、データ信号の低（Ｌ）レベル信号によっ
てレジスタ１６及び２０がリセットされる。
上記シリアル・パラレル変換回路１１のシリアルバツフ
ァに記憶されたデータはバラレルバツファに転送され、
該転送が終了すると受信フラッグ（ＲＥＣ ＦＬＧ）
信号が変換回路１１よりインバータ２３を介して低レベ
ル信号として出力され、レジスタで構成された受信終了
（ＲＥＣ ＥＮＤ）検出回路１４がリセットされる。
ァに記憶されたデータはバラレルバツファに転送され、
該転送が終了すると受信フラッグ（ＲＥＣ ＦＬＧ）
信号が変換回路１１よりインバータ２３を介して低レベ
ル信号として出力され、レジスタで構成された受信終了
（ＲＥＣ ＥＮＤ）検出回路１４がリセットされる。
ＣＰＵに送られた受信フラッグ（ＲＥＣＦＬＧ）信号に
応答してＣＰＵからデータ読込み（ＤＡＴＡＲＥＡＤ）
信号が送られて来ると、バラレルバツファより１キャラ
クタのデータがデータバスを介してＣＰＵに転送される
。
応答してＣＰＵからデータ読込み（ＤＡＴＡＲＥＡＤ）
信号が送られて来ると、バラレルバツファより１キャラ
クタのデータがデータバスを介してＣＰＵに転送される
。
以上の動作を繰返して伝送されて来る複数キャラクタの
データを順次受信してＣＰＵに転送すると共に１キャラ
クタのデータ転送毎に受信終了検出回路１４がリセット
される。
データを順次受信してＣＰＵに転送すると共に１キャラ
クタのデータ転送毎に受信終了検出回路１４がリセット
される。
以上のデータ受信が終了すると変換回路１１より受信フ
ラッグ（ＲＥＣ ＦＬＧ）信号が出力されなくなり、
検出回路１４のリセット動作が停止され、該検出回路１
４はクロツクカウンタ１３からのクロツク信号により１
キャラクタ単位の計数を実行して順次シフトされる。
ラッグ（ＲＥＣ ＦＬＧ）信号が出力されなくなり、
検出回路１４のリセット動作が停止され、該検出回路１
４はクロツクカウンタ１３からのクロツク信号により１
キャラクタ単位の計数を実行して順次シフトされる。
レジスタで構成された検出回路１４のシフト動作が所定
桁数（例えば２桁）行なわれると不一致ゲート２４の出
力が高レベルに変化して第３図■に示す信号が出力され
て、連続２キャラクタ以上のデータを受信しなかった状
態が検出される。
桁数（例えば２桁）行なわれると不一致ゲート２４の出
力が高レベルに変化して第３図■に示す信号が出力され
て、連続２キャラクタ以上のデータを受信しなかった状
態が検出される。
この■信号はインバータ２５を介してフリツプフロツプ
１５のリセット端子に供給され、該フリツプフロツプ１
５はリセットされる。
１５のリセット端子に供給され、該フリツプフロツプ１
５はリセットされる。
従って該フリツプフロツプ１５のリセット出力が高（Ｈ
）レベル（第３図Ｃ信号）となり、該信号■がオアゲー
ト２２に供給され、変換回路１１の受信入力端が高（Ｈ
）レベルに成って受信データを取込まなくなる。
）レベル（第３図Ｃ信号）となり、該信号■がオアゲー
ト２２に供給され、変換回路１１の受信入力端が高（Ｈ
）レベルに成って受信データを取込まなくなる。
第３図■信号に示すように受信データＢ１に続いて一定
時間後に低（Ｌ）レベルの信号Ｂ２が転送され、該信号
は伝送相手局が送受信準備が完了していないことを示す
信号であり、ＣＰＵの制御によってこの低（Ｌ）レベル
信号期間は変動する。
時間後に低（Ｌ）レベルの信号Ｂ２が転送され、該信号
は伝送相手局が送受信準備が完了していないことを示す
信号であり、ＣＰＵの制御によってこの低（Ｌ）レベル
信号期間は変動する。
また該Ｂ２信号の発生については送信状態の説明におい
て詳述する。
て詳述する。
受信制御（ＲＥＣ ＣＯＮＴＲＯＬ）回路１６は前述
したように受信データが伝送されて来ている間はリセッ
ト動作を繰返しているが、受信データの伝送が終了する
とリセット動作が停止されてクロツクカウンタ１３から
供給される１キャラクタ単位のクロツク信号によって順
次シフト動作を実行し、所定桁数シフトすると高レベル
信号が出力されてインバータ２６を介してフリツプフロ
ツプ１５をセットして、該フリツプフロツプ１５のリセ
ット出力を低（Ｌ）レベルにする。
したように受信データが伝送されて来ている間はリセッ
ト動作を繰返しているが、受信データの伝送が終了する
とリセット動作が停止されてクロツクカウンタ１３から
供給される１キャラクタ単位のクロツク信号によって順
次シフト動作を実行し、所定桁数シフトすると高レベル
信号が出力されてインバータ２６を介してフリツプフロ
ツプ１５をセットして、該フリツプフロツプ１５のリセ
ット出力を低（Ｌ）レベルにする。
従って変換回路１１は受信データの取込みが可能となる
。
。
尚上記受信制御回路１６から信号が出力されるまでの時
間は受信信号のデータ転送された後に出力される低（Ｌ
）レベル信号の時間より長く設定されている。
間は受信信号のデータ転送された後に出力される低（Ｌ
）レベル信号の時間より長く設定されている。
従って相手局より、この低（Ｌ）レベル信号Ｂ２が出力
されなかった場合、換言すれば相手局がただちに送受信
可能になった場合には制御回路１６に設定された所定時
間で受信可能となるが、相手局より低レベル信号Ｂ２が
転送されて来ると受信制御回路１６はリセットされるた
め信号Ｂ２が低レベルより高レベルに変化した時点より
再度シフト動作を開始して信号Ｂ２が高レベルに変化し
た後の所定時間で受信可能となる。
されなかった場合、換言すれば相手局がただちに送受信
可能になった場合には制御回路１６に設定された所定時
間で受信可能となるが、相手局より低レベル信号Ｂ２が
転送されて来ると受信制御回路１６はリセットされるた
め信号Ｂ２が低レベルより高レベルに変化した時点より
再度シフト動作を開始して信号Ｂ２が高レベルに変化し
た後の所定時間で受信可能となる。
インバータ２５を介して出力される上記した受信終了検
出信号はフリツプフロツプ２７をセットして、そのリセ
ット出力を低レベルにし、ＣＰＵに対して受信終了を示
すと共に次の送受信指示を受けるための受信終了（ＲＥ
Ｃ ＥＮＤ）信号をＣＰＵに転送する。
出信号はフリツプフロツプ２７をセットして、そのリセ
ット出力を低レベルにし、ＣＰＵに対して受信終了を示
すと共に次の送受信指示を受けるための受信終了（ＲＥ
Ｃ ＥＮＤ）信号をＣＰＵに転送する。
次に送信状態の場合について説明する。
受信に続いて送信を行なう場合には、ＣＰＵは受信終了
（ＲＥＣ ＥＮＤ）信号を受けた後にＣＰＵ処理を行
ない、所定時間後に送信指示の送信（ＳＥＮＤ）信号を
伝送制御回路１に転送する。
（ＲＥＣ ＥＮＤ）信号を受けた後にＣＰＵ処理を行
ない、所定時間後に送信指示の送信（ＳＥＮＤ）信号を
伝送制御回路１に転送する。
送信（ Ｓ ＥＮＤ ）信号が伝送制御回路１に入力さ
れるとフリツプフロツプ２７がリセットされると共にゲ
ート２８を介してフリツプフロツプ１７がリセットされ
る。
れるとフリツプフロツプ２７がリセットされると共にゲ
ート２８を介してフリツプフロツプ１７がリセットされ
る。
フリツプフロツプ１７がリセットされるとそのセット出
力が低レベルに変化してタイミング制御（ＴＩＭＩＮＧ
ＣＯＮＴＲＯＬ）回路１８がリセットされ該制御回路
１８のリセット状態の出力（低レベル）がインバータ２
９を介してアンドゲート２１に導入されて、該アンドゲ
ート２１を開成する。
力が低レベルに変化してタイミング制御（ＴＩＭＩＮＧ
ＣＯＮＴＲＯＬ）回路１８がリセットされ該制御回路
１８のリセット状態の出力（低レベル）がインバータ２
９を介してアンドゲート２１に導入されて、該アンドゲ
ート２１を開成する。
また送信（ＳＥＮＤ）信号はフリツプフロツプ１９をリ
セットし、そのリセット出力によってシフトレジスタで
構成された送信制御（ＳＥＮＤ ＣＯＮＴＲＯＬ）回
路２０がシフト動作可能となり、所定時間（受信制御回
路１６と同様の時間）経過後に第３図■に示す高レベル
信号が該制御回路２０より出力されてゲート１２が開か
れる。
セットし、そのリセット出力によってシフトレジスタで
構成された送信制御（ＳＥＮＤ ＣＯＮＴＲＯＬ）回
路２０がシフト動作可能となり、所定時間（受信制御回
路１６と同様の時間）経過後に第３図■に示す高レベル
信号が該制御回路２０より出力されてゲート１２が開か
れる。
尚ゲート１２の他端入力には変換回路１１からの信号が
供給されており、該信号はシリアルバツファが空の状態
では常に高レベルの信号となっている。
供給されており、該信号はシリアルバツファが空の状態
では常に高レベルの信号となっている。
従ってＣＰＵに対して送信フラッグＦＬＧ）信号がゲー
ト１２を介して出力される。
ト１２を介して出力される。
この送信フラッグ（ＳＥＮＤ ＦＬＧ）信号に応答し
てＣＰＵからデータロード（ＤＡＴＡ ＬＯＡＤ）信号
が転送され、変換回路１１のバラレルバツファにＣＰＵ
からのデータが取込まれ、そのバラレルバツファの内容
がシリアルバツファに転送され、ゲート２１、ドライバ
ー３を介して相手局にデータ転送される。
てＣＰＵからデータロード（ＤＡＴＡ ＬＯＡＤ）信号
が転送され、変換回路１１のバラレルバツファにＣＰＵ
からのデータが取込まれ、そのバラレルバツファの内容
がシリアルバツファに転送され、ゲート２１、ドライバ
ー３を介して相手局にデータ転送される。
シリアルバツファが空の状態になると変換回路１１より
ゲート１２に高レベルの信号が出力され、ＣＰＵに対し
て送信フラッグ（ＳＥＮＤ ＦＬＧ）信号が出力され
、ＣＰＵからのデータロード（ＤＡＴＡ ＬＯＡＤ）
信号によって次のデータが変換回路１１に取込まれ、以
下同様の動作を繰返して復数キャラクタのデータが転送
される。
ゲート１２に高レベルの信号が出力され、ＣＰＵに対し
て送信フラッグ（ＳＥＮＤ ＦＬＧ）信号が出力され
、ＣＰＵからのデータロード（ＤＡＴＡ ＬＯＡＤ）
信号によって次のデータが変換回路１１に取込まれ、以
下同様の動作を繰返して復数キャラクタのデータが転送
される。
データ転送が終了すると第３図■に示す送信終了（ＳＥ
ＮＤ ＥＮＤ）信号がＣＰＵより転送され、フリツプ
フロツプ１９がセットされ、そのリセット出力が低（Ｌ
）レベルになり送信制御（ＳＥＮＤ ＣＯＮＴＲＯＬ）
回路２０への入力が低（Ｌ）レベルと成る。
ＮＤ ＥＮＤ）信号がＣＰＵより転送され、フリツプ
フロツプ１９がセットされ、そのリセット出力が低（Ｌ
）レベルになり送信制御（ＳＥＮＤ ＣＯＮＴＲＯＬ）
回路２０への入力が低（Ｌ）レベルと成る。
従って送信制御回路２０からの出力が所定時間（相手局
がデータ受信後、受信終了の検出される時間）後に低（
Ｌ）レベルに成り、ゲート１２が閉じられる。
がデータ受信後、受信終了の検出される時間）後に低（
Ｌ）レベルに成り、ゲート１２が閉じられる。
更に送信終了（ＳＥＮＤ ＥＮＤ）信号によってフリ
ツプフロツプ１７がセットされ、そのセット出力が高レ
ヘルとなってタイミング制御１脚（ＴＩＭＩＮＧＣＯＮ
ＴＲＯＬ）回路１８のリセット動作が停止され、所定時
間後にその出力信号（第３図Ｇ信号）が高（Ｈ）レベル
と成り、インバータ１９を介して低（Ｌ）レベル信号が
ゲート２１に導入されてゲート２１を閉じ、第３図［Ｆ
］信号に示すようにデータ信号Ｆ１に続く低（Ｌ）レベ
ル信号Ｆ２が送信ラインＳＤ上に出力される。
ツプフロツプ１７がセットされ、そのセット出力が高レ
ヘルとなってタイミング制御１脚（ＴＩＭＩＮＧＣＯＮ
ＴＲＯＬ）回路１８のリセット動作が停止され、所定時
間後にその出力信号（第３図Ｇ信号）が高（Ｈ）レベル
と成り、インバータ１９を介して低（Ｌ）レベル信号が
ゲート２１に導入されてゲート２１を閉じ、第３図［Ｆ
］信号に示すようにデータ信号Ｆ１に続く低（Ｌ）レベ
ル信号Ｆ２が送信ラインＳＤ上に出力される。
その後ＣＰＵが送信あるいは受信可能と成るとＣＰＵか
ら送信（ＳＥＮＤ）あるいは受信（ＲＦＣ）信号が伝送
制御回路１１に転送され、フリツプフ口ツプ１７がリセ
ットされて、そのセット出力が低（Ｌ）レベルとなりタ
イミング制御（ＴＩＭＩＮＧＣＯＮＴＲＯＬ）回路１８
がリセットされ、制御回路１８の出力が第３図◎信号に
示すように低（Ｌ）レベル信号に変化し、インバータ２
９を介して高（Ｈ）レベル信号がゲート２１に与えられ
て該ゲート２１が開成され、第３図［Ｆ］に示すように
送信ラインＳＤのレベルが高レベルに変化し、送受信不
可能を示す信号レベルの送信が停止される。
ら送信（ＳＥＮＤ）あるいは受信（ＲＦＣ）信号が伝送
制御回路１１に転送され、フリツプフ口ツプ１７がリセ
ットされて、そのセット出力が低（Ｌ）レベルとなりタ
イミング制御（ＴＩＭＩＮＧＣＯＮＴＲＯＬ）回路１８
がリセットされ、制御回路１８の出力が第３図◎信号に
示すように低（Ｌ）レベル信号に変化し、インバータ２
９を介して高（Ｈ）レベル信号がゲート２１に与えられ
て該ゲート２１が開成され、第３図［Ｆ］に示すように
送信ラインＳＤのレベルが高レベルに変化し、送受信不
可能を示す信号レベルの送信が停止される。
その後受信局側では一定時間後の受信制御回路１６及び
送信制御回路２０の出力が高（Ｈ）レベルになって送受
信可能な状態となる。
送信制御回路２０の出力が高（Ｈ）レベルになって送受
信可能な状態となる。
以上のようにして送受信線のみの結合によって半二重伝
送が可能となる。
送が可能となる。
以上述べたように本発明によれば送信ラインと受信ライ
ンの２線で相互伝送を行なう半二重伝送装置において、 処理装置（ＣＰＵ）からのデータ転送の終了を示す信号
（ＳＥＮＤ ＥＮＤ）に応答してセット状態にされまた
前記ＣＰＵが送信あるいは受信可能となる状態を示す信
号（ＳＥＮＤあるいはＲＦＣ）に応答してリセント状態
にされるタイミングコントロール手段１８と、前記タイ
ミングコントロール手段によって制御されると共に送信
ラインにデータの送受信不可能状態を示す信号レベルを
送信させる制御手段（ゲート２１）とを備えると共に前
記タイミングコントロール手段はこのセット動作によっ
て一定時間だけ前記制御手段を制御して送信ラインにデ
ータの送受信不可能状態を示す信号レベルを送信させ、
該信号によって送受信タイミングを制御するように成し
たため、前記タイミングコントロール手段と制御手段を
備える簡単な制御構成によってデータラインを用いて送
受信タイミングの制御ができ、従ってタイミング制御の
ために特別に送、受信装置間に配線する必要もなく、送
信ラインと受信ラインの２線を直結した半二重伝送を行
なうことができると共に処理時間の速いデータラインを
用いることで送受信不可能状態を示す状態情報を高速で
送受信させることができ、高速のデータ処理に応じた処
置をとることができる。
ンの２線で相互伝送を行なう半二重伝送装置において、 処理装置（ＣＰＵ）からのデータ転送の終了を示す信号
（ＳＥＮＤ ＥＮＤ）に応答してセット状態にされまた
前記ＣＰＵが送信あるいは受信可能となる状態を示す信
号（ＳＥＮＤあるいはＲＦＣ）に応答してリセント状態
にされるタイミングコントロール手段１８と、前記タイ
ミングコントロール手段によって制御されると共に送信
ラインにデータの送受信不可能状態を示す信号レベルを
送信させる制御手段（ゲート２１）とを備えると共に前
記タイミングコントロール手段はこのセット動作によっ
て一定時間だけ前記制御手段を制御して送信ラインにデ
ータの送受信不可能状態を示す信号レベルを送信させ、
該信号によって送受信タイミングを制御するように成し
たため、前記タイミングコントロール手段と制御手段を
備える簡単な制御構成によってデータラインを用いて送
受信タイミングの制御ができ、従ってタイミング制御の
ために特別に送、受信装置間に配線する必要もなく、送
信ラインと受信ラインの２線を直結した半二重伝送を行
なうことができると共に処理時間の速いデータラインを
用いることで送受信不可能状態を示す状態情報を高速で
送受信させることができ、高速のデータ処理に応じた処
置をとることができる。
第１図は本発明に用いられる情報伝送制御部の構成を示
すブロック図、第２図は本発明に係る伝送装置の接続状
態を示す図、第３図は本発明の説明に用いられる信号波
形図である。 ＳＤ・・・・・・送信ライン、ＲＤ・・・・・・受信ラ
イン、１６・・・・・・受信制御回路、１８・・・・・
・タイミング制御回路、２０・・・・・・送信制御回路
。
すブロック図、第２図は本発明に係る伝送装置の接続状
態を示す図、第３図は本発明の説明に用いられる信号波
形図である。 ＳＤ・・・・・・送信ライン、ＲＤ・・・・・・受信ラ
イン、１６・・・・・・受信制御回路、１８・・・・・
・タイミング制御回路、２０・・・・・・送信制御回路
。
Claims (1)
- 【特許請求の範囲】 １ 送信ラインと受信ラインの２線で相互伝送を行なう
半二重伝送装置において、 処理装置ＣＰＵからのデータ転送の終了を示す信号に応
答してセット状態にされまた前記ＣＰＵが送信あるいは
受信可能となる状態を示す信号に応答してリセット状態
にされるタイミングコントロール手段と、前記タイミン
グコントロール手段によって制御されると共に送信ライ
ンにデータの送受信不可能状態を示す信号レベルを送信
させる制御手段とを備えると共に前記タイミングコント
ロール手段はこのセット動作によって一定時間だけ前記
制御手段を制御して送信ラインにデータの送受信不可能
状態を示す信号レベルを送信させ、該信号によって送受
信タイミングを制御して成る半二重伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53034680A JPS5814105B2 (ja) | 1978-03-25 | 1978-03-25 | 半二重伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53034680A JPS5814105B2 (ja) | 1978-03-25 | 1978-03-25 | 半二重伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54127202A JPS54127202A (en) | 1979-10-03 |
| JPS5814105B2 true JPS5814105B2 (ja) | 1983-03-17 |
Family
ID=12421124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53034680A Expired JPS5814105B2 (ja) | 1978-03-25 | 1978-03-25 | 半二重伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814105B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178746U (ja) * | 1981-05-06 | 1982-11-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123102A (en) * | 1976-04-09 | 1977-10-17 | Mitsubishi Electric Corp | Workable state detection method for terminal unit |
-
1978
- 1978-03-25 JP JP53034680A patent/JPS5814105B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52123102A (en) * | 1976-04-09 | 1977-10-17 | Mitsubishi Electric Corp | Workable state detection method for terminal unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54127202A (en) | 1979-10-03 |
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