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JPS63179617A - Ｍｏｓ技術を応用した電圧スイッチ回路 - Google Patents

Ｍｏｓ技術を応用した電圧スイッチ回路

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JPS63179617A
JPS63179617A JP62293873A JP29387387A JPS63179617A JP S63179617 A JPS63179617 A JP S63179617A JP 62293873 A JP62293873 A JP 62293873A JP 29387387 A JP29387387 A JP 29387387A JP S63179617 A JPS63179617 A JP S63179617A
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JP
Japan
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voltage
transistor
mos transistors
switch circuit
mos
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JP62293873A
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ジェラール　シルヴェストル　ドゥ　フェロン
セルジュ　フルハウフ
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Thomson Semiconducteurs SA
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    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＯＳ技術を応用した電圧スイッチ回路に関
するものである。さらに詳細には、本発明は、スイッチ
信号に応答して第１の電圧Ｖ　ｐ　ｐまたはこの第１の
電圧よりも小さい第２の電圧Ｖ　ｃ　ｃを出力するＭＯ
Ｓ技術応用電圧スイッチ回路に関する。
従来の技術 このタイプの電圧スイッチ回路は、特に、メモリセルが
フローティングゲー）ＭＯＳトランジスタで構成されて
いるＥＰＲＯＭやＥＥＰＲＯＭ型のメモリをプログラム
したり読出したりするのに用いられる。例えば第１図に
ＥＰＲＯＭメモリの一例を示す。この図かられかるよう
に、メモリセルはＳ　ＡＭＯＳ　（Ｓｔａｃｋｅｄ　Ｇ
ａｔｅ　Ａｖａｌａｎｃｈｅ　Ｉｎｊｅｃ−ｔｉｏｎ　
ＭＯＳ）　型のフローティングゲートＭＯ５トランジス
タ１で構成されている。このフローティングゲー）ＭＯ
Ｓトランジスタ１は、２つの主電極２．３と、フローテ
ィングゲート４の上に堆積された制御ゲート５とを備え
ている。メモリにおいては、メモリセルを構成するフロ
ーティングゲー）ＭＯＳトランジスタ１がマトリックス
状に接続される。例えば図示の例では、第１の主電極で
あるソース２はグラウンドに接続される。これに対して
他方の主電極であるドレイン３は、ビット線（図示せず
）とスイッチを構成するＭＯＳトランジスタ８とを介し
て列アドレスデコーダ９に接続されている。制御ゲート
５は、別の接続線であるワード線を介して行アドレスデ
コーダ７に接続されている。
さらに詳細に説明すると、列アドレスデコーダ９はＭＯ
３Ｉ−ランジスタ８のゲートに接続されている。このＭ
ＯＳトランジスタ８のソースはフローティングゲー）Ｍ
ＯＳトランジスタ１のドレイン３に接続されている。一
方、このＭＯＳトランジスタ８のドレインは、ＭＯＳト
ランジスタ１１と１２により構成される負荷線を介して
プログラム電圧Ｖｐｐに接続されている。負荷線は、ド
レインがプログラム電圧Ｖ　ｐ　ｐに接続され、ソース
がエンハンスメント型ＭＯ３トランジスタ１１のドレイ
ンに接続されたデプレッション型ＭＯＳトランジスタ１
２で構成されている。なお、ＭＯＳトランジスタ１１と
１２のゲートは相互に接続された状態で書込み制御回路
１３に接続されている。さらに、エンハンスメント型Ｍ
Ｏ３トランジスタ１１とＭＯＳトランジスタ８のドレイ
ンの間のノードＮは、読出し増幅器１０に接続されてい
る。
同様に、行アドレスデコーダ７はスイッチ用ＭＯ３トラ
ンジスタロのゲートに接続されている。
このＭＯＳトランジスタロは、一方の主電極がフローテ
ィングゲートＭＯＳトランジスタ１の制御ゲート５に接
続され、他方の主電極が電圧スイッチ回路の出力Ｓに接
続されている。
第１図かられかるように、出力Ｓの電圧をプログラム電
圧Ｖ　ｐｐまたは電源電圧Ｖ　ｃｃに切換えるのに使用
される電圧スイッチ回路は、電源電圧Ｖ　ＣＣとプログ
ラム電圧Ｖ　ｐｐＯ間に接続された２つのデプレッショ
ン型ＭＯ３トランジスタ１４と１５を主構成要素とする
。さらに詳しく説明すると、デプレッション型ＭＯ３ト
ランジスタ１４のドレインはプログラム電圧Ｖ　ｐｐに
接続されている。このデプレッション型ＭＯ３トランジ
スタ１４のソースはデプレッション型ＭＯ５トランジス
タ１５のソースに接続されている。また、デプレッショ
ン型ＭＯ３）’ランジメタ１５のドレインは電源電圧Ｖ
ＣＣに接続されている。この電圧スイッチ回路の出力は
、デプレッション型ＭＯ３トランジスタ１４と１５の間
の出力点Ｓから取出される。さらに、２つのデプレッシ
ョン型ＭＯＳトランジスタ１５と１４のゲートは、ＲＳ
フリップ７０ツブ１６の出力Ｑと反転出力−σにそれぞ
れ接続されている。このＲＳフリップフロップ１６は、
例えばクロス接続された２つのＮＯＲゲート２７と２８
を用いて構成する。すなわち、Ｎ。
Ｒゲート２７の一方の入力がＮＯＲゲート２８の出力に
接続され、このＮＯＲゲート２８の一方の入力がＮＯＲ
ゲート２７の出力に接続されている。さらに、ＮＯＲゲ
ート２７には電源電圧Ｖ　ＣＣが供給され、ＮＯＲゲー
ト２８にはプログラム電圧Ｖｐｐ供給される。
ＮＯＲゲート２７と２８の他方の入力は、プログラム制
御信号Ｐ　Ｇ　Ｍと、インパーク１９の出力として得ら
れる反転プログラム制御信号ｍにそれぞれ接続されてい
る。
発明が解決しようとする問題点 第１図のタイプのメモリセルを読出すためには、電源電
圧Ｖ。。と等しい電圧が制御ゲート５に印加される必要
がある。この電圧は電圧スイッチ回路から得られる。従
って、出力Ｓの信号は電源電圧Ｖ、に等しい。ところで
、電源電圧Ｖ　ＣＣは一般に５ボルトにする。これに対
してプログラム電圧ｖｐＰは現在の技術ではたいてい２
１ボルトにするが、少なくとも２３ボルトの電圧が印加
されてもよいようになっている必要がある。このため、
デプレッション型ＭＯ３トランジスタ１４の耐圧は少な
くとも（Ｖ、、−Ｖ、。）でなくてはならない。すなわ
ち、この値は１８ボルトよりも太き（なければならない
。
現在の技術を応用するのでは、この耐圧特性をもつＭＯ
Ｓトランジスタを実現するのは難しい。従って電圧破壊
が頻繁に起こるため、電圧スイッチ回路が使用できない
という問題がある。
本発明の目的の１つは、この欠点を改良してＭＯ８技術
を応用した新しい電圧スイッチ回路を提供することであ
る。
問題点を解決するための手段 そこで、本発明によれば、スイッチ信号に応答して第１
の電圧Ｖ１．またはこの第１の電圧よりも小さい第２の
電圧Ｖ　ｅＣを出力するＭＯ３技術応用電圧スイッチ回
路であって、該電圧スイッチ回路は、電極の１つが第２
の電圧Ｖｃｃに接続された第１のＭＯＳトランジスタと
、電極の１つが第１の電圧Ｖ　ｐｐに接続されており、
２つのゲートが相互に接続された直列接続の２つのＩｖ
ｉｅｓトランジスタとを備え、該直列接続の２つのＭＯ
Ｓトランジスタの間の共通地点がフローティングノード
であり、上記第１のＭ　ＯＳ　トランジスタの他方の電
極と上記直列接続の２つのＭＯＳトランジスタの他方の
電極とが相互に接続され、上記第１のＭＯＳトランジス
タのゲートと上記直列接続の２つのＭＯＳトランジスタ
のゲートにはそれぞれスイッチ信号と反転スイッチ信号
が入力されることを特徴とする電圧スイッチ回路が提供
される。
本発明のその他の特徴および利点は、添付の図面を参照
した実施例についての以下の説明により明らかになろう
。
実施例 記述を簡単にするため、各図面中で対応する要素には同
一の参照番号を付しである。また、説明は、ＮＭＯ３技
術においてデプレッション型Ｍ○Ｓトランジスタを利用
した電圧スイッチ回路について行う。しかし、当業者で
あれば、本発明が他の技術および他のタイプのＭＯＳト
ランジスタ、特にエンハンスメント型ＭＯＳトランジス
タにも応用可能であることは明らかであろう。
第２図に示したように、本発明の電圧スイッチ回路は、
プログラム電圧Ｖ　ｐ　、に接続されたデプレッション
型ＭＯ３トランジスタ１４の代わりに一対のデプレッシ
ョン型ＭＯ３トランジスタ１７と１８を備えている。さ
らに詳しく説明すると、本発明の電圧スイッチ回路は直
列接続の２つのデプレッション型ＭＯ３トランジスタ１
７と１８を備えており、デプレッション型ＭＯ３トラン
ジスタ１８の電極１８ａすなわちドレインがプログラム
電圧Ｖ　ｐ　ｐに接続され、デプレッション型ＭＯ３ト
ランジスタ１７の電極１７ｂすなわちソースがデプレッ
ション型ＭＯ３トランジスタ１５に接続されている。デ
プレッション型ＭＯ３トランジスタ１５の電極１５ａす
なわちドレインは電源電圧Ｖ。０に接続され、他方の電
極１５ｂすなわちソースはデプレッション型ＭＯ５トラ
ンジスタ１７の電極１７ｂすなわちソースに接続されて
いる。さらに、この２つのデプレッション型ＭＯ３トラ
ンジスタ１７と１８のゲート１７ｃと１８ｃは相互に接
続されているため、デプレッション型ＭＯ３トランジス
タ１７のドレイン１７ａとデプレッション型ＭＯ３トラ
ンジスタ１８のソース１８ｂが接続されるとフローティ
ングノードＮ１が形成される。また、ゲート１７ｃと１
８ｃはＲＳフリップフロップ１６の反転出力−に接続さ
れており、デプレッション型ＭＯ３トランジスタ１５の
ゲート１５ＣはこのＲＳフリップフロップ１６の出力Ｑ
に接続されている。公知のように、電圧スイッチ回路の
出力Ｓは、行アドレスデコーダ７により制御されるスイ
ッチ用ＭＯ３トランジスタロを介して７０−テイングゲ
ー）ＭＯＳトランジスタ１の制御ゲート５に接続されて
いる。このフローティングゲートＭＯＳトランジスタ１
が、例えばＥＰＲＯＭ型メモリのメモリセルを構成する
。
以下に本発明の電圧スイッチ回路の動作を説明する。こ
の説明は、この電圧スイッチ回路の利点の説明にもなっ
ている。例えば読出しモードでは、ＲＳフリップフロッ
プ１６の出力Ｑは論理値「１」である。従って、デプレ
ッション型ＭＯＳトランジスタ１５は導通状態となり、
出力Ｓの電圧が電源電圧Ｖ　Ｃｅと等しくなる。この結
果、一対のデプレッション型ＭＯ３トランジスタ１７と
１８の耐圧は少なくとも（Ｖ、、−Ｖｃ、）でなくては
ならない。ところで、２つのデプレッション型Ｍ　ＯＳ
　トランジスタ１７と１８の間のノードＮ１はフローテ
ィングノードなので、このノードの電圧は自動的に（プ
ログラム電圧Ｖ□−デプレッション型ＭＯ３トランジス
タ１８の破壊電圧）に調節される。同様に、ノードＮ１
の電圧は、（電源電圧Ｖ　ｃｃ＋デプレ・ノション型Ｍ
Ｏ３トランジスタ１７の破壊電圧）と等しくなる。この
結果としてプログラム電圧Ｖ７．を（電源電圧Ｖ　ｃ　
ｅ　＋２つの破壊電圧の和）とすることができる品で、
上記の構成の電圧スイ・ソチ回路を用いて装置全体の破
壊電圧を大きくすることができる。
本発明の電圧スイッチ回路の別の利点は、この電圧スイ
ッチ回路が破壊電圧を低下させるので以下の現象を利用
してプログラム電圧Ｖ　ｐｐの値を大きくできる点であ
る。すなわち、破壊の間、酸化層にトラップされた電荷
が電子で置換されて寄生ＮＰＮトランジスタが導通状態
になることが妨げられる結果、このＮＰＮトランジスタ
は負抵抗になるという現象が利用される。本発明の電圧
スイッチ回路のデプレッション型ＭＯ３トランジスタ１
８のソースはフローティング状態なので、同じ現象がこ
のデプレッション型ＭＯ３トランジスタ１８にも起こる
。しかし、この場合にはソース１８ｂが電子を捕獲して
、寄生ＮＰＮ　トランジスタが導通状態にならないよう
にする。デプレッション型ＭＯ３トランジスタ１８は破
壊しないため、上記の現象を利点として利用することが
できる。
本発明の別の特徴によれば、２つのデプレッション型Ｍ
Ｏ８トランジスタ１７と１８の比Ｗ／Ｌの値は同じでも
異なっていてもよい。さらに、第１図と同じ特性をもつ
電圧スイッチ回路を得るためには、デプレッション型Ｍ
Ｏ３トランジスタ１７と１８の面積がデプレッション型
ＭＯ３Ｉ−ランジスタ１４の面積の約２倍になっていな
くてはならない。
また、デプレッション型ＭＯ３トランジスタ１５．１７
．１８は、上記の実施例に示したのと同様にすべて同じ
型であってもよいし、互いに異なった型でもよい。
【図面の簡単な説明】
第１図は、電圧スイッチ回路を備える電気的にプログラ
ム可能な不揮発性メモリの概略図である。 第２図は、本発明の電圧スイッチ回路の概略図である。 （主な参照番号） １・・フローティングゲー）ＭＯＳトランジスタ、６．
８・・ＭＯＳトランジスタ、 ７・・行アドレスデコーダ、 ９・・列アドレスデコーダ、 １０・・読出し増幅器、 １１・・エンハンスメント型ＭＯＳトランジスタ、１２
．１４．１５．１７．１８・・デプレッション型ＭＯＳ
トランジスタ、 １３・・書込み制御回路、 １６・・ＲＳフリップフロップ、 １９・・インバータ、 ２７．２８・　・ＮＯＲゲート、 Ｎ５Ｎｌ・・ノード

Claims (6)

    【特許請求の範囲】
  1. （１）スイッチ信号に応答して第１の電圧（Ｖ＿ｐ＿ｐ
    ）またはこの第１の電圧よりも小さい第２の電圧（Ｖ＿
    ｃ＿ｃ）を出力するＭＯＳ技術応用電圧スイッチ回路で
    あって、該電圧スイッチ回路は、電極の１つが上記第２
    の電圧（Ｖ＿ｃ＿ｃ）に接続された第１のＭＯＳトラン
    ジスタと、電極の１つが上記第１の電圧（Ｖ＿ｐ＿ｐ）
    に接続されており、２つのゲートが相互に接続された直
    列接続の２つのＭＯＳトランジスタとを備え、該直列接
    続の２つのＭＯＳトランジスタの間の共通地点がフロー
    ティングノードであり、上記第１のＭＯＳトランジスタ
    の他方の電極と上記直列接続の２つのＭＯＳトランジス
    タの他方の電極とが相互に接続され、上記第１のＭ〇Ｓ
    トランジスタのゲートと上記直列接続の２つのＭＯＳト
    ランジスタのゲートにはそれぞれスイッチ信号と反転ス
    イッチ信号が入力されることを特徴とする電圧スイッチ
    回路。
  2. （２）上記第１の電圧（Ｖ＿ｐ＿ｐ）が、上記第２の電
    圧（Ｖ＿ｃ＿ｃ）と、上記直列接続の２つのＭＯＳトラ
    ンジスタを構成する２つのＭＯＳトランジスタの破壊電
    圧の和との合計値に等しいことを特徴とする特許請求の
    範囲第１項に記載の電圧スイッチ回路。
  3. （３）上記の３つのＭＯＳトランジスタがすべて同じ型
    であることを特徴とする特許請求の範囲第１項に記載の
    電圧スイッチ回路。
  4. （４）上記の３つのＭＯＳトランジスタの型がそれぞれ
    異なることを特徴とする特許請求の範囲第１項に記載の
    電圧スイッチ回路。
  5. （５）上記直列接続の２つのＭＯＳトランジスタを構成
    する２つのＭＯＳトランジスタの比Ｗ／Ｌの値が同じで
    あることを特徴とする特許請求の範囲第１項に記載の電
    圧スイッチ回路。
  6. （６）上記直列接続の２つのＭＯＳトランジスタを構成
    する２つのＭＯＳトランジスタの比Ｗ／Ｌの値が異なる
    ことを特徴とする特許請求の範囲第１項に記載の電圧ス
    イッチ回路。
JP62293873A 1986-11-21 1987-11-20 Ｍｏｓ技術を応用した電圧スイッチ回路 Expired - Fee Related JP2588483B2 (ja)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1217373B (it) * 1988-03-28 1990-03-22 Sgs Thomson Microelectronics Stadio ad alta resistenza d'uscita in tecnologia mos,particolarmente per circuiti integrati
JPH01300714A (ja) * 1988-05-30 1989-12-05 Norio Akamatsu 負荷電流制御型論理回路
JPH01317022A (ja) * 1988-06-16 1989-12-21 Toshiba Corp 電源切り換え回路
IT1225607B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Circuito logico cmos per alta tensione
JPH0793019B2 (ja) * 1988-09-02 1995-10-09 株式会社東芝 半導体集積回路
IT1228166B (it) * 1988-10-06 1991-05-31 Sgs Thomson Microelectronics Circuito programmabile di selezione statica per dispositivi programmabili
DE3934303C2 (de) * 1988-10-15 2001-01-25 Sony Corp Adreßdecoder für nichtflüchtige Speicher
US5021680A (en) * 1989-07-31 1991-06-04 Advanced Micro Devices, Inc. Voltage supply circuit for programming circuits of programmable logic arrays
FR2655737B1 (fr) * 1989-12-08 1992-06-12 Sgs Thomson Microelectronics Detecteur de variation rapide d'alimentation de circuit integre.
FR2659166A1 (fr) * 1990-03-05 1991-09-06 Sgs Thomson Microelectronics Circuit memoire avec element de memorisation de selection de lignes de mot pour un effacement d'un bloc d'informations.
FR2660795B1 (fr) * 1990-04-10 1994-01-07 Sgs Thomson Microelectronics Sa Circuit de detection de fusible.
JP2672740B2 (ja) * 1991-10-07 1997-11-05 三菱電機株式会社 マイクロコンピュータ
IT1252624B (it) * 1991-12-05 1995-06-19 Cons Ric Microelettronica Dispositivo semiconduttore incapsulato in resina e elettricamente isolato di migliorate caratteristiche di isolamento,e relativo processo di fabbricazione
JP3266331B2 (ja) * 1992-10-09 2002-03-18 富士通株式会社 出力回路
JP3243892B2 (ja) * 1993-05-21 2002-01-07 ソニー株式会社 信号切り替え用スイッチ
FR2811131A1 (fr) * 2000-06-30 2002-01-04 St Microelectronics Sa Dispositif de controle d'alimentation dans un circuit integre comprenant des elements de memoire non volatile electriquement programmable
US6747905B1 (en) * 2003-05-15 2004-06-08 Ememory Technology Inc. Voltage recovery switch
EP1837993B1 (en) * 2006-03-21 2010-01-27 STMicroelectronics S.r.l. Improvements to the design of voltage switches
EP1835507B1 (en) * 2006-03-17 2010-08-18 STMicroelectronics Srl Level shifter for semiconductor memory device implemented with low-voltage transistors
US7499345B2 (en) * 2005-11-25 2009-03-03 Giovanni Campardo Non-volatile memory implemented with low-voltages transistors and related system and method
JP4199765B2 (ja) * 2005-12-02 2008-12-17 マイクロン テクノロジー，インコーポレイテッド 高電圧スイッチング回路
US20070230252A1 (en) * 2006-03-21 2007-10-04 Stmicroelectronics S.R.L. Row selector for a semiconductor memory device
JP2012508611A (ja) * 2008-11-13 2012-04-12 プロテウス バイオメディカル インコーポレイテッド 遮蔽された刺激および検出のシステムならびに方法
US7974705B2 (en) 2008-11-13 2011-07-05 Proteus Biomedical, Inc. Multiplexed multi-electrode neurostimulation devices
KR102141207B1 (ko) * 2013-11-11 2020-08-05 삼성디스플레이 주식회사 디스플레이 장치, 전원 전압 생성 장치, 및 전원 전압 생성 방법
US9577639B1 (en) * 2015-09-24 2017-02-21 Qualcomm Incorporated Source separated cell

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3976949A (en) * 1975-01-13 1976-08-24 Motorola, Inc. Edge sensitive set-reset flip flop
US4023050A (en) * 1976-05-10 1977-05-10 Gte Laboratories Incorporated Logic level converter
JPS55115729A (en) * 1979-02-28 1980-09-05 Toshiba Corp Mos transistor circuit
JPS5852288B2 (ja) * 1979-06-15 1983-11-21 松下電工株式会社 無開路切換型接点構造
US4408135A (en) * 1979-12-26 1983-10-04 Tokyo Shibaura Denki Kabushiki Kaisha Multi-level signal generating circuit
JPS56111180A (en) * 1980-02-06 1981-09-02 Toshiba Corp Semiconductor device
JPS56111320A (en) * 1980-02-08 1981-09-03 Nec Corp Voltage switching control circuit
US4317110A (en) * 1980-06-30 1982-02-23 Rca Corporation Multi-mode circuit
US4463273A (en) * 1981-10-26 1984-07-31 Rca Corporation Electronic circuits and structures employing enhancement and depletion type IGFETs
JPS5919436A (ja) * 1982-07-26 1984-01-31 Toshiba Corp 転送回路
US4697101A (en) * 1983-08-30 1987-09-29 Kabushiki Kaisha Toshiba Read/write control circuit
US4578601A (en) * 1983-12-07 1986-03-25 Motorola, Inc. High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption

Also Published As

Publication number Publication date
FR2607338A1 (fr) 1988-05-27
EP0272955B1 (fr) 1991-10-30
JP2588483B2 (ja) 1997-03-05
DE3774253D1 (de) 1991-12-05
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