JPS63124580A - 高耐圧ｐｎ接合構造及びその形成方法 - Google Patents
高耐圧ｐｎ接合構造及びその形成方法Info
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- JPS63124580A JPS63124580A JP62227535A JP22753587A JPS63124580A JP S63124580 A JPS63124580 A JP S63124580A JP 62227535 A JP62227535 A JP 62227535A JP 22753587 A JP22753587 A JP 22753587A JP S63124580 A JPS63124580 A JP S63124580A
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- JP
- Japan
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- junction
- forming
- semiconductor region
- insulating layer
- region
- Prior art date
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/115—Resistive field plates, e.g. semi-insulating field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/91—Controlling charging state at semiconductor-insulator interface
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Bipolar Transistors (AREA)
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- Bipolar Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は高い破壊電圧を有するＰＮ接合構造及びその形
成方法に関する。
成方法に関する。
〈従来の技術〉
第１図はダイオードの破壊電圧を高めるために卓絶縁性
の多結晶シリコン（ＳＩＰＯ３）膜１０を有する従来形
式のダイオード８を示す。ダイオード８はアノードとし
て機能するＰ＋領域１２と、カソードとして機能するＮ
基層１４とを有する。
の多結晶シリコン（ＳＩＰＯ３）膜１０を有する従来形
式のダイオード８を示す。ダイオード８はアノードとし
て機能するＰ＋領域１２と、カソードとして機能するＮ
基層１４とを有する。
Ｎ十領域１６は、基層１４と金属皮膜コンタクト１８と
の間の導電を助け、Ｐ＋領域１２は金属皮膜コンタクト
２０に電気的に接触している。（金属皮膜コンタクト１
８は２つの孤立した領域として図示されているが、実際
には第１図の断面図外に於て結合された単一の構造体か
らなるのが一般的である。同様に、５ＩＰＯ３皮ＪＩＫ
ＩＯ及びＮ＋領域１６もそれぞれ単一の領域からなる。
の間の導電を助け、Ｐ＋領域１２は金属皮膜コンタクト
２０に電気的に接触している。（金属皮膜コンタクト１
８は２つの孤立した領域として図示されているが、実際
には第１図の断面図外に於て結合された単一の構造体か
らなるのが一般的である。同様に、５ＩＰＯ３皮ＪＩＫ
ＩＯ及びＮ＋領域１６もそれぞれ単一の領域からなる。
）重要なことは、５ＩＰＯ８皮膜１０が、金属皮膜コン
タクト１８．２０に電気的に接触すると共に、基層１４
とＰ＋領域１２との間に於てダイオード８のＰＮ接合上
に延在することである。
タクト１８．２０に電気的に接触すると共に、基層１４
とＰ＋領域１２との間に於てダイオード８のＰＮ接合上
に延在することである。
よく知られているように、５ＩＰＯ３皮膜は酸素により
ドープされた多結晶シリコンからなり、高いオーミック
抵抗を有する。この点に関しては例えば、１９７６年８
月に発行されたＩＥＥＥ Ｔｒａｒｒｓａｃｔｉｏｎｓ
Ｏｎ Ｅｌｅｃｔｒｉｃ ｏｅｖｔｃｅに掲載された
）ＩａｔＳｔＪＳｈｔｔａらによる゛旧ｇｈｌｙ Ｒｅ
１ｉａｂｌｅ旧ｇｈ−ｖｏｔｔａｇｅ Ｔｒａｎｓｉｓ
ｔｏｒｓ ｂｙ Ｕｓｅ ｏｆ ｔｈｅ ５ＩＰＯ３Ｐ
ｒｏｃｅｓｓ″を参照されたい。
ドープされた多結晶シリコンからなり、高いオーミック
抵抗を有する。この点に関しては例えば、１９７６年８
月に発行されたＩＥＥＥ Ｔｒａｒｒｓａｃｔｉｏｎｓ
Ｏｎ Ｅｌｅｃｔｒｉｃ ｏｅｖｔｃｅに掲載された
）ＩａｔＳｔＪＳｈｔｔａらによる゛旧ｇｈｌｙ Ｒｅ
１ｉａｂｌｅ旧ｇｈ−ｖｏｔｔａｇｅ Ｔｒａｎｓｉｓ
ｔｏｒｓ ｂｙ Ｕｓｅ ｏｆ ｔｈｅ ５ＩＰＯ３Ｐ
ｒｏｃｅｓｓ″を参照されたい。
〈発明が解決しようとする問題点〉
よく知られているように、ダイオード８等のダイオード
が高度に逆バイアスされた場合、皮Ｗ！、１０はダイオ
ード８の破壊電圧を高める働きを有する。その理由は、
抵抗皮ＪＩＩＯを流れる電流が、Ｐ＋領域１２とＮ基層
１４との間の空乏領域２４の形状を変化させるような電
界を形成するためである。特に、電界は空乏領域２４の
曲率半径を増大させ、ダイオード８の破壊電圧を高める
。５ＩＰＯ８皮膜１０はこのような機能を果すが、残念
ながらこのような５ＩＰＯ８皮膜を形成するためには特
別な設備が必要となるが、このような設備は一般に高価
である。
が高度に逆バイアスされた場合、皮Ｗ！、１０はダイオ
ード８の破壊電圧を高める働きを有する。その理由は、
抵抗皮ＪＩＩＯを流れる電流が、Ｐ＋領域１２とＮ基層
１４との間の空乏領域２４の形状を変化させるような電
界を形成するためである。特に、電界は空乏領域２４の
曲率半径を増大させ、ダイオード８の破壊電圧を高める
。５ＩＰＯ８皮膜１０はこのような機能を果すが、残念
ながらこのような５ＩＰＯ８皮膜を形成するためには特
別な設備が必要となるが、このような設備は一般に高価
である。
く間に点を解決するための手段〉
本発明に基づくダイオードを形成するための方法は、ダ
イオードの破壊電圧を高めるように、ダイオードのＰＮ
接合上に形成された絶縁層に向けてイオンを注入する過
程を有する。この過程は、第２の導電形式を有する第２
の半導体領域内に第１の導電形式を有する第１の半導体
領域を形成する過程をもって回避され、これにより第１
及び第２の半導体領域間にＰＮ接合を形成する。絶縁層
が両生導体領域上に形成される。成る実施例に於ては、
この絶縁層が二酸化シリコンからなる。
イオードの破壊電圧を高めるように、ダイオードのＰＮ
接合上に形成された絶縁層に向けてイオンを注入する過
程を有する。この過程は、第２の導電形式を有する第２
の半導体領域内に第１の導電形式を有する第１の半導体
領域を形成する過程をもって回避され、これにより第１
及び第２の半導体領域間にＰＮ接合を形成する。絶縁層
が両生導体領域上に形成される。成る実施例に於ては、
この絶縁層が二酸化シリコンからなる。
次いで、この二酸化シリコン層がイオン注入により、例
えばセシウム等のイオンによりドープされる。重要なこ
とは、二酸化シリコン層内に於けるドーパントの存在に
より二酸化シリコン層が導電性（但し高い抵抗値を示す
）となることである。
えばセシウム等のイオンによりドープされる。重要なこ
とは、二酸化シリコン層内に於けるドーパントの存在に
より二酸化シリコン層が導電性（但し高い抵抗値を示す
）となることである。
更に、二酸化シリコン層内に導入される不純物の量を制
御することにより、二酸化シリコン層の抵抗値を所望に
応じて制御することができる。
御することにより、二酸化シリコン層の抵抗値を所望に
応じて制御することができる。
次に、二酸化シリコン層の一部が選択的に除去され、第
１及び第２の半導体領域の一部を露出させる。これら両
生導体領域の露出部分上に金属皮膜コンタクトが形成さ
れる。
１及び第２の半導体領域の一部を露出させる。これら両
生導体領域の露出部分上に金属皮膜コンタクトが形成さ
れる。
く作用〉
上記したように、絶縁層の抵抗率を制御することができ
る。これにより、ダイオードの破壊電圧を調節すること
ができる。しかも、本発明に基づく構造は、高価な特別
の装置を用いることなく形成することができる。
る。これにより、ダイオードの破壊電圧を調節すること
ができる。しかも、本発明に基づく構造は、高価な特別
の装置を用いることなく形成することができる。
本発明は、ＳＣＲ、トランジスタ、ＩＧＴ等に於ける高
い破壊電圧を有するＰＮ接合を形成するために広く応用
可能である。
い破壊電圧を有するＰＮ接合を形成するために広く応用
可能である。
〈実施例〉
第２ａ図は、本発明に基づく方法の始めの段階を示すも
ので、Ｎ型半導体基層５２内にＰ＋領域５０が形成され
る。成る実施例に於ては、Ｎ型基層５２がＮ型シリコン
からなる。しかしながら、基層５２は他の半導体材料か
らなるものであってよい。Ｐ＋領域５０を、例えば基層
５２をパターン化されたフォトリングラフイックマスク
により覆い、基層５２の露出部分に向けて選択されたＰ
型不純物を注入する等の任意の公知技術により形成する
ことができる。別の実施例に於ては、Ｐ＋領域５０が、
選択された不純物を基層５２内に向けて拡散させること
により形成される。
ので、Ｎ型半導体基層５２内にＰ＋領域５０が形成され
る。成る実施例に於ては、Ｎ型基層５２がＮ型シリコン
からなる。しかしながら、基層５２は他の半導体材料か
らなるものであってよい。Ｐ＋領域５０を、例えば基層
５２をパターン化されたフォトリングラフイックマスク
により覆い、基層５２の露出部分に向けて選択されたＰ
型不純物を注入する等の任意の公知技術により形成する
ことができる。別の実施例に於ては、Ｐ＋領域５０が、
選択された不純物を基層５２内に向けて拡散させること
により形成される。
次に、第２ａ図に示されるように基層５２内にＮ＋領域
５４が形成される。図面中に於て２つの領域として示さ
れているが、一般にＮ＋領域５０は第２ａ図の断面図外
に於て結合した単一の領域からなり、基層５２とその後
形成される金属コンタクトとの間の電気的導通を促進す
る。Ｎ十領域５４は、選択されたＮ型不純物をイオン注
入または拡散により基層５２の一部に導入することによ
り形成される。
５４が形成される。図面中に於て２つの領域として示さ
れているが、一般にＮ＋領域５０は第２ａ図の断面図外
に於て結合した単一の領域からなり、基層５２とその後
形成される金属コンタクトとの間の電気的導通を促進す
る。Ｎ十領域５４は、選択されたＮ型不純物をイオン注
入または拡散により基層５２の一部に導入することによ
り形成される。
第２ｂ図に示されるように、二酸化シリコン層５６が基
層５２上に形成される。成る実施例に於て、二酸化シリ
コン層５６が約１０，０００人の厚さに熱成長される。
層５２上に形成される。成る実施例に於て、二酸化シリ
コン層５６が約１０，０００人の厚さに熱成長される。
本発明の成る特徴によれば、次に二酸化シリコン層５６
に対するイオン注入が行われる。成る実施例に於て、正
のセシウムイオンが約１０１３〜１０１６イオン／ｄの
割合をもって注入され、注入エネルギーは約５０乃至２
００Ｋｅｖである。注入エネルギーが比較的低いことに
より、セシウムイオンは二酸化シリコン層５６内に於て
停止する。二酸化シリコン層５６内にセシウムイオンが
存在するために、二酸化シリコン層５６は絶縁体として
機能する代わりに、セシウムの濃度が最も高い領域に沿
って電気的な抵抗体を形成する。
に対するイオン注入が行われる。成る実施例に於て、正
のセシウムイオンが約１０１３〜１０１６イオン／ｄの
割合をもって注入され、注入エネルギーは約５０乃至２
００Ｋｅｖである。注入エネルギーが比較的低いことに
より、セシウムイオンは二酸化シリコン層５６内に於て
停止する。二酸化シリコン層５６内にセシウムイオンが
存在するために、二酸化シリコン層５６は絶縁体として
機能する代わりに、セシウムの濃度が最も高い領域に沿
って電気的な抵抗体を形成する。
次に、二酸化シリコン層５６が図示外のフォトレジスト
層により覆われ、このフォトレジスト層が従来形式の方
法にパターン化され、二酸化シリコン層５６の一部を露
出させ、この露出部分を除去する。次にこのフォトレジ
スト層を除去し、電気的コンタクト５８．６０が、領域
５４．５０に対する電気的接続のために形成される。コ
ンタクト５８は２つの領域として図示されているが、−
般に第２ｃ図の断面図外に於て互いに結合された単一の
領域からなる。コンタクト５８．６０はアルミニウムそ
の他の導電材料をスパッタ若しくは蒸着することにより
形成される。
層により覆われ、このフォトレジスト層が従来形式の方
法にパターン化され、二酸化シリコン層５６の一部を露
出させ、この露出部分を除去する。次にこのフォトレジ
スト層を除去し、電気的コンタクト５８．６０が、領域
５４．５０に対する電気的接続のために形成される。コ
ンタクト５８は２つの領域として図示されているが、−
般に第２ｃ図の断面図外に於て互いに結合された単一の
領域からなる。コンタクト５８．６０はアルミニウムそ
の他の導電材料をスパッタ若しくは蒸着することにより
形成される。
第２Ｃ図に示されたように、二酸化シリコン層５６は両
コンタクト５８．６０間の抵抗路として機能する。前記
したように、二酸化シリコン層５６内に形成される電界
が領域５０と基層５２との間の空乏領域の形状を変化さ
せることによりＰ＋領域５０とＮ型基層５２との間のＰ
Ｎ接合の破壊電圧を高める。特に、二酸化シリコン層５
６を流れる電流により発生する電界のために、この空乏
領域の曲率半径が増大する。
コンタクト５８．６０間の抵抗路として機能する。前記
したように、二酸化シリコン層５６内に形成される電界
が領域５０と基層５２との間の空乏領域の形状を変化さ
せることによりＰ＋領域５０とＮ型基層５２との間のＰ
Ｎ接合の破壊電圧を高める。特に、二酸化シリコン層５
６を流れる電流により発生する電界のために、この空乏
領域の曲率半径が増大する。
第２Ｃ図はＮ型基層内に形成されたＰ十領域を示すが、
本明細書の記載から明らかであるように、本発明に基づ
く方法を、Ｐ型基層内に形成されたＮ＋領領域含むよう
なダイオードを構成するために適用することもできる。
本明細書の記載から明らかであるように、本発明に基づ
く方法を、Ｐ型基層内に形成されたＮ＋領領域含むよう
なダイオードを構成するために適用することもできる。
更に、二酸化シリコン層の導電率を増大させるなめに、
セシウム以外のイオンを二酸化シリコン層５６に注入し
得ることは云うまでもない。更に、抵抗層５６は、二酸
化シリコンのみならず、窒化シリコン等の絶縁性材料か
ら形成することもできる。
セシウム以外のイオンを二酸化シリコン層５６に注入し
得ることは云うまでもない。更に、抵抗層５６は、二酸
化シリコンのみならず、窒化シリコン等の絶縁性材料か
ら形成することもできる。
以上本発明を特定の実施例について説明したが、当業者
であれば種々の変形・変更を加えて本発明を実施し得る
ことは云うまでもない。例えば、本発明に基づく方法を
、ダイオード以外の、例えばトランジスタ、５ＣＲ１Ｉ
ＧＴ等に於けるＰＮ接合の破壊電圧を高めるために用い
ることができる。
であれば種々の変形・変更を加えて本発明を実施し得る
ことは云うまでもない。例えば、本発明に基づく方法を
、ダイオード以外の、例えばトランジスタ、５ＣＲ１Ｉ
ＧＴ等に於けるＰＮ接合の破壊電圧を高めるために用い
ることができる。
ＩＧＴについては、１９８４年６月に発行されなＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ ＤｅｖｉｃｅのＶｏｌ、 ＥＳ−３１，Ｎｏ、 ６
、第８２１頁に掲載された”’ｒｈｅ Ｉｎｓｕｌａ
ｔｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ： Ａ
Ｎｅｗ Ｔｈｒｅｅ−Ｔｅｒｍｉｎａｌ ＨＯ３−Ｃ
ＯｎｔｒＯＩｌｅｄ Ｂｉｐｏｌａｒ ＤｅＶｉｃｅ
ｕを参照されたい。
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏ
ｎ ＤｅｖｉｃｅのＶｏｌ、 ＥＳ−３１，Ｎｏ、 ６
、第８２１頁に掲載された”’ｒｈｅ Ｉｎｓｕｌａ
ｔｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ： Ａ
Ｎｅｗ Ｔｈｒｅｅ−Ｔｅｒｍｉｎａｌ ＨＯ３−Ｃ
ＯｎｔｒＯＩｌｅｄ Ｂｉｐｏｌａｒ ＤｅＶｉｃｅ
ｕを参照されたい。
第１図は従来技術に基づ＜５ＩＰＯ８皮膜を有するダイ
オードを示す断面図である。 第２ａ図〜第２Ｃ図は、ダイオードの破壊電圧を高める
ためにドープされる二酸化シリコン層を備える本発明に
基づくダイオード製造過程を示す断面図である。 ８・・・ダイオード １０・・・５ＩＰＯ３皮膜１
２・・・Ｐ十領域 １４・・・基層１６・・・Ｎ十
領域 １８．２０・・・コンタクト２４・・・空乏
領域 ５０・・・Ｐ十領域５２・・・基層
５４・・・Ｎ±領域５６・・・二酸化シリコン層 ５８．６０・・・コンタクト 特 許 出 願 人 シリコニツクス・インコーホレ
イテッド 代 理 人 弁理士 大 島 陽 −図面の
浄書（内容に変更なし） ＦＩＧ、 １ ０Ｇ、 ２ａ ％ 日Ｇ、 ２ｂ ＦＩＧ、 ２ｃ 手続補正書（方式） ％式％ １゜事件の表示 １１６６２ｎ午Ｊ！’Ｊｔｉ２２７５３５−号２、発明
の名称 高耐圧ＰＮ接合構造及びその形成方法 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人
オードを示す断面図である。 第２ａ図〜第２Ｃ図は、ダイオードの破壊電圧を高める
ためにドープされる二酸化シリコン層を備える本発明に
基づくダイオード製造過程を示す断面図である。 ８・・・ダイオード １０・・・５ＩＰＯ３皮膜１
２・・・Ｐ十領域 １４・・・基層１６・・・Ｎ十
領域 １８．２０・・・コンタクト２４・・・空乏
領域 ５０・・・Ｐ十領域５２・・・基層
５４・・・Ｎ±領域５６・・・二酸化シリコン層 ５８．６０・・・コンタクト 特 許 出 願 人 シリコニツクス・インコーホレ
イテッド 代 理 人 弁理士 大 島 陽 −図面の
浄書（内容に変更なし） ＦＩＧ、 １ ０Ｇ、 ２ａ ％ 日Ｇ、 ２ｂ ＦＩＧ、 ２ｃ 手続補正書（方式） ％式％ １゜事件の表示 １１６６２ｎ午Ｊ！’Ｊｔｉ２２７５３５−号２、発明
の名称 高耐圧ＰＮ接合構造及びその形成方法 ３、補正をする者 事件との関係 特許出願人 名 称 シリコニツクス・インコーホレイテッ
ド４、代理人
Claims (9)
- （１）第１の導電形式からなる第１の半導体領域と、 前記第１の半導体領域に隣接する部分に、同領域との間
でＰＮ接合を形成するように形成された第２の導電形式
を有する第２の半導体領域と、前記ＰＮ接合の表面に形
成された、本来絶縁層であるがイオンによりドープされ
ることにより抵抗体として機能することとなつた抵抗体
層とを有し、 該抵抗体層により前記ＰＮ接合の破壊電圧を高めたこと
を特徴とするＰＮ接合構造。 - （２）前記抵抗体層となった前記絶縁層が二酸化シリコ
ンからなることを特徴とする特許請求の範囲第１項に記
載のＰＮ接合構造。 - （３）前記絶縁層をドープする前記イオンがセシウムか
らなることを特徴とする特許請求の範囲第１項に記載の
方法。 - （４）ＰＮ接合の形成方法であつて、 第１の導電形式からなる第１の半導体領域を形成する過
程と、 前記第１の半導体領域に隣接する部分に第２の導電形式
を有する第２の半導体領域を形成することにより、前記
両半導体領域間にＰＮ接合を形成する過程と、 前記ＰＮ接合の表面に絶縁層を形成する過程と、前記絶
縁層に不純物を導入し、前記絶縁層を抵抗層とし、前記
ＰＮ接合の破壊電圧を高める過程とを有することを特徴
とするＰＮ接合の形成方法。 - （５）前記不純物を導入する過程が、前記絶縁層内にイ
オン注入を行う過程からなることを特徴とする特許請求
の範囲第４項に記載の方法。 - （６）前記絶縁層に注入されるイオンがセシウムからな
ることを特徴とする特許請求の範囲第５項に記載の方法
。 - （７）前記第１及び第２の半導体領域がシリコンからな
り、前記絶縁層が二酸化シリコンからなることを特徴と
する特許請求の範囲第４項に記載の方法。 - （８）前記第１の半導体領域に接触する電気的コンタク
トを形成する過程と、 前記第２の半導体領域に接触する別の電気的コンタクト
を形成する過程とを有し、 前記抵抗体層が前記第１及び第２の電気的コンタクト間
に延在することを特徴とする特許請求の範囲第４項に記
載の方法 - （９）前記第２の半導体領域が前記第１の半導体領域の
内部に形成されることを特徴とする特許請求の範囲第４
項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US927,882 | 1986-11-06 | ||
| US06/927,882 US4827324A (en) | 1986-11-06 | 1986-11-06 | Implantation of ions into an insulating layer to increase planar pn junction breakdown voltage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63124580A true JPS63124580A (ja) | 1988-05-28 |
Family
ID=25455395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62227535A Pending JPS63124580A (ja) | 1986-11-06 | 1987-09-10 | 高耐圧ｐｎ接合構造及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4827324A (ja) |
| EP (1) | EP0274190A3 (ja) |
| JP (1) | JPS63124580A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4799100A (en) * | 1987-02-17 | 1989-01-17 | Siliconix Incorporated | Method and apparatus for increasing breakdown of a planar junction |
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| US5321283A (en) * | 1991-07-30 | 1994-06-14 | Microwave Technology, Inc. | High frequency JFET |
| DE4424420A1 (de) * | 1994-07-12 | 1996-01-18 | Telefunken Microelectron | Kontaktierungsprozeß |
| SE511721C2 (sv) * | 1997-06-18 | 1999-11-15 | Ericsson Telefon Ab L M | Substrat för integrerade högfrekvenskretsar samt förfarande för substratframställning |
| JP2003069045A (ja) * | 2001-08-22 | 2003-03-07 | Mitsubishi Electric Corp | 半導体装置 |
| US7045862B2 (en) * | 2004-06-11 | 2006-05-16 | International Business Machines Corporation | Method and structure for providing tuned leakage current in CMOS integrated circuit |
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