JPS61234041A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61234041A JPS61234041A JP60075887A JP7588785A JPS61234041A JP S61234041 A JPS61234041 A JP S61234041A JP 60075887 A JP60075887 A JP 60075887A JP 7588785 A JP7588785 A JP 7588785A JP S61234041 A JPS61234041 A JP S61234041A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
本発明は、半導体基板の裏向を一電極として用いる大電
力用半導体装置において、裏面電極のオーミックコンタ
クトを良好とする半導体装置に関する。
力用半導体装置において、裏面電極のオーミックコンタ
クトを良好とする半導体装置に関する。
［発明の技術的背景とその問題点］
従来のパワーＨａｓ ＦＥｒ（絶縁ゲート型電解効果ト
ランジスタ）は、その代表的なものにＤＳＡ （Ｄｉ
ｒ−ｒｕｓｉｔｉｏｎ ５ｅｌｆ−＾１１ｇｎ１ｅｎｔ
）Ｈａｓ ＦＥＴがあり、高濃度基板、例えば０．０１
〜０．０３Ωαの上にエピタキシャル領域を形成したシ
リコンウェハーを用い、エピタキシャル領域に２重拡散
によりチャネルを形成するものでゲート絶縁膜上に存在
する格子あるいはストライプ形状のゲート多結晶シリコ
ン電極に囲まれた同一の拡散窓によりチャネル領域形成
の不純物拡散と、ソース領域形成の不純物拡散を行い、
ソース・ゲート電極を形成し、舶２高濃度基板をドレイ
ン電極として用いている。
ランジスタ）は、その代表的なものにＤＳＡ （Ｄｉ
ｒ−ｒｕｓｉｔｉｏｎ ５ｅｌｆ−＾１１ｇｎ１ｅｎｔ
）Ｈａｓ ＦＥＴがあり、高濃度基板、例えば０．０１
〜０．０３Ωαの上にエピタキシャル領域を形成したシ
リコンウェハーを用い、エピタキシャル領域に２重拡散
によりチャネルを形成するものでゲート絶縁膜上に存在
する格子あるいはストライプ形状のゲート多結晶シリコ
ン電極に囲まれた同一の拡散窓によりチャネル領域形成
の不純物拡散と、ソース領域形成の不純物拡散を行い、
ソース・ゲート電極を形成し、舶２高濃度基板をドレイ
ン電極として用いている。
しかしながら、通常数オーム程度のオン抵抗素子は、基
板部ｆ！！０．０１〜０．０３Ωαでもオーミック抵抗
成分の影響は少ない。
板部ｆ！！０．０１〜０．０３Ωαでもオーミック抵抗
成分の影響は少ない。
しかし、数１００ミリオーム以下の低オン抵抗素子や、
素子の限界付近の大電流領域で用いられる曝 場合、オーミックコンタクト抵抗成分の寄与は極めて大
きな障害となる。
素子の限界付近の大電流領域で用いられる曝 場合、オーミックコンタクト抵抗成分の寄与は極めて大
きな障害となる。
一方、このオーミックコンタクト抵抗成分は、高融点金
属膜をバリヤメタルとして用いているショットキーバリ
ヤ型ダイオードのカソード領域のオーミックコンタクト
にも影響は大きい。つまりオーミックコンタクト抵抗の
大きさがそのままショットキーバリヤ型ダイオードの順
方向特性（Ｖ Ｆ）に悲影響を及ぼす。
属膜をバリヤメタルとして用いているショットキーバリ
ヤ型ダイオードのカソード領域のオーミックコンタクト
にも影響は大きい。つまりオーミックコンタクト抵抗の
大きさがそのままショットキーバリヤ型ダイオードの順
方向特性（Ｖ Ｆ）に悲影響を及ぼす。
そこで、従来においては改良された￥導体装置に特開昭
５９−８４４７４ ｒ電力用縦型電解効果トランジスタ
」がある。
５９−８４４７４ ｒ電力用縦型電解効果トランジスタ
」がある。
この半導体装置は、上記欠点を補うため、予め基板の裏
面に基板よりもへｍ度の不純物を深く拡散じた後、主面
に形成されたエピタキシャル領域にＨＯＳ ＦＥＴのソ
ース・ゲート領域を形成している。
面に基板よりもへｍ度の不純物を深く拡散じた後、主面
に形成されたエピタキシャル領域にＨＯＳ ＦＥＴのソ
ース・ゲート領域を形成している。
この方法によると、ドレイン電極のオーミックコンタク
ト抵抗は低減化されるが、その反面高濃度基板（〜１０
１９１０ｌ９中にさらにこれ以上の高濃度（１０２０〜
１０２１α４）不純物拡散を行うため、不純物拡散の進
行が遅く、そのため高温で長時間のプロセスが必要であ
る。これは、強いては高濃度基板からエピタキシャル領
域へ高濃度不純物拡散が進行し、エピタキシャル領域の
条件が変わり素子の特性をそこねてしまう。
ト抵抗は低減化されるが、その反面高濃度基板（〜１０
１９１０ｌ９中にさらにこれ以上の高濃度（１０２０〜
１０２１α４）不純物拡散を行うため、不純物拡散の進
行が遅く、そのため高温で長時間のプロセスが必要であ
る。これは、強いては高濃度基板からエピタキシャル領
域へ高濃度不純物拡散が進行し、エピタキシャル領域の
条件が変わり素子の特性をそこねてしまう。
次にエピタキシャル領域形成前に基板裏面側に高濃度不
純物拡散を施す方法では、従来の高濃度基板の厚み〜３
００μｍよりも薄い基板を用いなければならない。周知
のごとく、大電力素子は動作時に熱を発生するため基板
は薄い方が放熱特性は優れていると言われている。その
関係上、比較的薄い基板にエピタキシャル成長を施すに
はかなりむずかしい技術を必要とする。
純物拡散を施す方法では、従来の高濃度基板の厚み〜３
００μｍよりも薄い基板を用いなければならない。周知
のごとく、大電力素子は動作時に熱を発生するため基板
は薄い方が放熱特性は優れていると言われている。その
関係上、比較的薄い基板にエピタキシャル成長を施すに
はかなりむずかしい技術を必要とする。
まず基板が薄いため、ウェハーの先端が冷却、加熱に敏
感で、ウェハーのそり等によって、ウェハー周辺部にス
リップと称される結晶欠陥が発生しやすくなり、このス
リップは成長させるエピタキシャル層が厚いほど著しく
発生し、そのため特別の工夫が必要となりコスト高につ
ながる。
感で、ウェハーのそり等によって、ウェハー周辺部にス
リップと称される結晶欠陥が発生しやすくなり、このス
リップは成長させるエピタキシャル層が厚いほど著しく
発生し、そのため特別の工夫が必要となりコスト高につ
ながる。
［発明の目的］
本発明は、上述した欠点を取り除き、低いオーミックコ
ンタクト抵抗を有する半導体装置及びその製造方法を提
供することにある。
ンタクト抵抗を有する半導体装置及びその製造方法を提
供することにある。
［発明の概要］
本発明は、−ＩＦ導電型有する崖導体基板の裏面に半導
体膜のうち特に基板よりも高濃度の不純物をドーピング
した多結晶シリコン等を具備し、該多結晶シリコンと金
属電極膜との低オーミツクコンタクト抵抗を可能とした
半導体装置であり、また本発明は、一導電型の半導体基
板上に半導体層を形成し、該半導体層の主面に１又は２
以上の半導体領域とその電極膜を形成し、裏面に半導体
膜を形成し、該半導体膜が前記半導体￥Ａツの一電極膜
としてなる半導体装置とその製造方法である。
体膜のうち特に基板よりも高濃度の不純物をドーピング
した多結晶シリコン等を具備し、該多結晶シリコンと金
属電極膜との低オーミツクコンタクト抵抗を可能とした
半導体装置であり、また本発明は、一導電型の半導体基
板上に半導体層を形成し、該半導体層の主面に１又は２
以上の半導体領域とその電極膜を形成し、裏面に半導体
膜を形成し、該半導体膜が前記半導体￥Ａツの一電極膜
としてなる半導体装置とその製造方法である。
［発明の実施例］
以Ｆ本発明の一実施例を説明する。
この一実施例は口ＳＡ ８０３ ＦＥＴについて説明す
る。
る。
第１図（ａ）に平面図、第１図（ｂ）にＡ−Ａの断面図
を示す。
を示す。
次に第２図（ａ）乃至（ｆ）を用いて本発明のＤＳＡ
ＨＯＳの製造工程を説明する。ｎ＋型半導体基板１ａ上
にｎ型エピタキシャル成長Ｅ４２を例えば比抵抗１０〜
２５Ωα、厚み３０〜６０μｍ形成後、表面からＰ４″
型イ導体層３を形成する。
ＨＯＳの製造工程を説明する。ｎ＋型半導体基板１ａ上
にｎ型エピタキシャル成長Ｅ４２を例えば比抵抗１０〜
２５Ωα、厚み３０〜６０μｍ形成後、表面からＰ４″
型イ導体層３を形成する。
その後、ゲート酸化膜５ａを約１０００＾形成した様子
を第２図（ａ）に示す。
を第２図（ａ）に示す。
次に多結晶シリコン膜６ａを例えば６０００ Ａ堆積後
選択的にバターニングし、この多結晶シリコンパターン
をマスクしてイオン注入を施し、チャンネル領域のＰ型
半導体層４を自己整合的に形成する。この様子を第２図
（ｂ）に示す。
選択的にバターニングし、この多結晶シリコンパターン
をマスクしてイオン注入を施し、チャンネル領域のＰ型
半導体層４を自己整合的に形成する。この様子を第２図
（ｂ）に示す。
続いてフォトエツチング技術にてフォトレジストアを用
いて、ソース領域のｎ６型半導体層形成予定部を選択的
に開口した様子を第２図（Ｃ）に示す。
いて、ソース領域のｎ６型半導体層形成予定部を選択的
に開口した様子を第２図（Ｃ）に示す。
次にソース領域のｎ＋型型半体体層８酸化膜５ｂ１を形
成しく第２図（ｄ）に図示）、その上にＣｖＤ法ニテ形
成シｔｃＰｓＧＷ１５ Ｇヲ約８０００１！１ｍ積した
様子を第２図（ｅ）に示す。
成しく第２図（ｄ）に図示）、その上にＣｖＤ法ニテ形
成シｔｃＰｓＧＷ１５ Ｇヲ約８０００１！１ｍ積した
様子を第２図（ｅ）に示す。
しかる優、各種熱処理を施した１１ ｎ ”型ず導体基
板１ａを例えば裏面からラッピング研磨し、トータルウ
ェハ一層を約２００μｍ程度にする。
板１ａを例えば裏面からラッピング研磨し、トータルウ
ェハ一層を約２００μｍ程度にする。
次に、ラッピング研磨で粗面化した状態でアンドープ多
結晶シリコンｌ！１６ｂを約１μｍｖ１度堆積した様子
を第２図（ｅ）にポす。
結晶シリコンｌ！１６ｂを約１μｍｖ１度堆積した様子
を第２図（ｅ）にポす。
次に１０００℃中でＰｏＣｊ！３から１３１１度リンを
前記多結晶シリコンに拡散し、この際ｎ＋＋半導体基板
中にも該基板より高濃度のリンが拡散され、ｎ″型型半
体体層１ｂ形成される。尚、このＴ程は、ゲッタリング
役割を兼ねる。
前記多結晶シリコンに拡散し、この際ｎ＋＋半導体基板
中にも該基板より高濃度のリンが拡散され、ｎ″型型半
体体層１ｂ形成される。尚、このＴ程は、ゲッタリング
役割を兼ねる。
しかる後、電極取り出し開口部を形成し、金属電極９ａ
、９ｂを形成することによってソース・ドレイン間耐圧
Ｖ、２００〜６００■程度のＤＳＡＤＡＳ ＨＯ３が完成する。この様子を第２図（ｆ）に示す。
、９ｂを形成することによってソース・ドレイン間耐圧
Ｖ、２００〜６００■程度のＤＳＡＤＡＳ ＨＯ３が完成する。この様子を第２図（ｆ）に示す。
次に他の実施例としてショットキーバリヤ型ダイオード
について、第３図により説明する。
について、第３図により説明する。
まず、ｎ＋＋半導体基板１ａの主面に形成したｎ型エビ
キシャル層２に約８００ＯＡの酸化Ｍ１５ｂを形成した
様子を第３図（ａ）に示す。続いて基板１ａの裏面をア
ルミナ粉等の研磨材によってラッピング研磨し、このＦ
Ａ磨面を粗面化しウェハー全体の厚みを約２００μｍ程
度にした様子を第３図（ｂ）に示す。
キシャル層２に約８００ＯＡの酸化Ｍ１５ｂを形成した
様子を第３図（ａ）に示す。続いて基板１ａの裏面をア
ルミナ粉等の研磨材によってラッピング研磨し、このＦ
Ａ磨面を粗面化しウェハー全体の厚みを約２００μｍ程
度にした様子を第３図（ｂ）に示す。
次に粗面化したｎ＋＋半導体基板１ａに該基板よりも高
濃度のｎ”型不純物ドープのｎ″型型詰結晶シリコン６
ｂ堆積した様子を第３図（Ｃ）に示す。続いて熱処理を
施した後に、リン拡散、ＣＶＤ法によるＰＳＧＩｌ＊あ
るいはリンインプラ等を酸化膜に行い、該酸化膜５ｂと
その上に形成された高濃度リンを含んだ酸化ｍ＜図示せ
ず）のエツチングレートの差を利用してフォトエツチン
グ技術によって選択的に酸化膜５ｂのテーパー１ツチン
グを行った様子を第３図（ｄ）に示す。
濃度のｎ”型不純物ドープのｎ″型型詰結晶シリコン６
ｂ堆積した様子を第３図（Ｃ）に示す。続いて熱処理を
施した後に、リン拡散、ＣＶＤ法によるＰＳＧＩｌ＊あ
るいはリンインプラ等を酸化膜に行い、該酸化膜５ｂと
その上に形成された高濃度リンを含んだ酸化ｍ＜図示せ
ず）のエツチングレートの差を利用してフォトエツチン
グ技術によって選択的に酸化膜５ｂのテーパー１ツチン
グを行った様子を第３図（ｄ）に示す。
しかる後、この上にモリブデン９Ｃを４０００へ。
アルミ金属１１１９ａを約８μｍｖ１ａ蒸着によって形
成し、かつ、熱処理を例えば４００℃、Ｎ２雰囲気にて
２０分程麿行いバリヤハイドを形成後、ざらに粗面化し
たシリコンウェハーの裏面に例えばＴｉ−Ｐｔ−ＡＵを
そｔＬぞれＳＯＯ＾、 １０ＧＯＡ 、 ２０００八等
又はＣｒ−Ｎ１−ＡＬＪをそれぞれ５ＧＯＡ ＋ １０
００Ａ＋ ２０００Ａ ＠蒸着形成することにょっ又カ
ソード電極の低オーミツクコンタクト抵抗化を可能とし
たショットキーバリヤ型ダイオードを形成できる。この
様子を第３図（ｅ）に示す。
成し、かつ、熱処理を例えば４００℃、Ｎ２雰囲気にて
２０分程麿行いバリヤハイドを形成後、ざらに粗面化し
たシリコンウェハーの裏面に例えばＴｉ−Ｐｔ−ＡＵを
そｔＬぞれＳＯＯ＾、 １０ＧＯＡ 、 ２０００八等
又はＣｒ−Ｎ１−ＡＬＪをそれぞれ５ＧＯＡ ＋ １０
００Ａ＋ ２０００Ａ ＠蒸着形成することにょっ又カ
ソード電極の低オーミツクコンタクト抵抗化を可能とし
たショットキーバリヤ型ダイオードを形成できる。この
様子を第３図（ｅ）に示す。
尚、本発明による第１実施例のＤＡＳ ＨＯ３ＦＥＴに
使用したシリコンウェハーは、ｎ＋＋半導体基板にｎ型
エピタキシャル層を成長させたｎオンｎ＋ウェハーを用
いたが、これに限定せず例えばｎ型半導体基板にｎ＋＋
不純物拡散を膿した拡散つＩバーを用いてもよい。よっ
て拡散ウェハーは通常２００〜２５０μｍと比較的薄い
ため。本発明による実施例はｎ＋＋半導体層〈又は基板
〉の裏面をラッピングする必要がなくそのまま多結晶シ
リコンを堆積するか、さもなくば例えばアルミナ粉を高
速でスプレーするサンドブラストにて裏面を粗面化した
後、多結晶シリコンを堆積してもよい。また、多結晶シ
リコンは堆積の際に−・緒にｎ”型不純物をドープして
も良いし、アンドープ多結晶シリコンにイオン注入や、
ＣＶＤ法によるＰＳＧＩＩからの拡散等各種の方法を用
いてもよい。
使用したシリコンウェハーは、ｎ＋＋半導体基板にｎ型
エピタキシャル層を成長させたｎオンｎ＋ウェハーを用
いたが、これに限定せず例えばｎ型半導体基板にｎ＋＋
不純物拡散を膿した拡散つＩバーを用いてもよい。よっ
て拡散ウェハーは通常２００〜２５０μｍと比較的薄い
ため。本発明による実施例はｎ＋＋半導体層〈又は基板
〉の裏面をラッピングする必要がなくそのまま多結晶シ
リコンを堆積するか、さもなくば例えばアルミナ粉を高
速でスプレーするサンドブラストにて裏面を粗面化した
後、多結晶シリコンを堆積してもよい。また、多結晶シ
リコンは堆積の際に−・緒にｎ”型不純物をドープして
も良いし、アンドープ多結晶シリコンにイオン注入や、
ＣＶＤ法によるＰＳＧＩＩからの拡散等各種の方法を用
いてもよい。
また、ｎ＋＋半導体基板中にｎ”望多結晶シリコン層か
ら高濃度ｎ”型不純物を拡散してもよいし、あるいは予
めｎ＋＋型不純物をｎ＋＋半導体基板に浅く拡散した後
にｎ０型多結晶シリコンを堆積してもよい。また、第２
実施例のごとく、ｎ＋型型半導体根板１ａ中ｎ０型不純
物拡散層を形成しなくてもかまわない。さらにまた第１
実施例。
ら高濃度ｎ”型不純物を拡散してもよいし、あるいは予
めｎ＋＋型不純物をｎ＋＋半導体基板に浅く拡散した後
にｎ０型多結晶シリコンを堆積してもよい。また、第２
実施例のごとく、ｎ＋型型半導体根板１ａ中ｎ０型不純
物拡散層を形成しなくてもかまわない。さらにまた第１
実施例。
第２実施例においてＰ型頭域とｎ型領域は逆でも良い。
また、半導体膜のうち時に多結晶シリコンを用いたが、
これに限定せず例えば非晶質シリコンや、高融点金属シ
リサイド等でも良い。
これに限定せず例えば非晶質シリコンや、高融点金属シ
リサイド等でも良い。
［発明の効果］
以上のごとく、本発明によると極めて狭いヂャネル領域
を形成後、基板裏面に該基板よりも高濃度なｎ″型型半
体体層半導体膜を形成できる。しかも基板裏面に形成さ
れている半導体膜で、特に・ 多結晶シリコン族は単結
晶シリコンと比−較して数倍から数十倍の拡散スピード
を持っており、かつ多結晶であるため結晶間に多量の３
８１度不純物をドープすることが可能である。これは、
ｎ＋型学生導体基板りも高濃度の不純物ドープが可能な
ことを示している。したがって狭いブヤネル領域や浅い
ソース領域を形成した後にも基板よりも高濃度な半導体
層や、半導体膜が低温、短時間で形成可能でありｎ＋＋
半導体基板からｎ型エピタキシャル領域への高ｍａ不純
物（Ａｓ、Ｓｂ）の拡散の進行が起らず素子特性にも何
ら問題がない。
を形成後、基板裏面に該基板よりも高濃度なｎ″型型半
体体層半導体膜を形成できる。しかも基板裏面に形成さ
れている半導体膜で、特に・ 多結晶シリコン族は単結
晶シリコンと比−較して数倍から数十倍の拡散スピード
を持っており、かつ多結晶であるため結晶間に多量の３
８１度不純物をドープすることが可能である。これは、
ｎ＋型学生導体基板りも高濃度の不純物ドープが可能な
ことを示している。したがって狭いブヤネル領域や浅い
ソース領域を形成した後にも基板よりも高濃度な半導体
層や、半導体膜が低温、短時間で形成可能でありｎ＋＋
半導体基板からｎ型エピタキシャル領域への高ｍａ不純
物（Ａｓ、Ｓｂ）の拡散の進行が起らず素子特性にも何
ら問題がない。
次にｎ＋＋半導体基板の裏面に００型不純物拡散を行う
ため、前記ｎ４″型半導体基板の１面にも０．３〜１．
０μｍ程良のｎ＋４型不純物拡散相が形成される。従来
方法では裏面の粗面化によって除去されてしまうが、本
発明では、二つのｎ”拡散層をｎ０多結晶シリコン膜が
被っているためオーミックコンタクト抵抗の低い素子が
可能である。
ため、前記ｎ４″型半導体基板の１面にも０．３〜１．
０μｍ程良のｎ＋４型不純物拡散相が形成される。従来
方法では裏面の粗面化によって除去されてしまうが、本
発明では、二つのｎ”拡散層をｎ０多結晶シリコン膜が
被っているためオーミックコンタクト抵抗の低い素子が
可能である。
しかも、堆積時に００型不純物をドーピングして成る多
結晶シリコン膜を用いることによって該多結晶シリコン
族の特徴として堆積膜が厚いほど、あるいは１１度はど
グレンサイズの大きな多結晶シリコン膜が可能で表面の
凹凸の激しい膜が形成できる。
結晶シリコン膜を用いることによって該多結晶シリコン
族の特徴として堆積膜が厚いほど、あるいは１１度はど
グレンサイズの大きな多結晶シリコン膜が可能で表面の
凹凸の激しい膜が形成できる。
これはチップの組立ての際、メタル電極との接触面積を
大きくし、ウェハーチップ裏面の金ｊ！ｔｌ！１とのＩ
ｉ説を防止するのに役立つ。したがって新たに粗面化す
る必要がない。
大きくし、ウェハーチップ裏面の金ｊ！ｔｌ！１とのＩ
ｉ説を防止するのに役立つ。したがって新たに粗面化す
る必要がない。
周知のごとく、極薄いゲート酸化膜を有するＨＱＳ型半
導体装置の場合、ラッピングやサンドブラスト等の裏面
を粗面化する工程によって高圧の静電気が発生し、ゲー
トの絶縁破壊を起してしまう。
導体装置の場合、ラッピングやサンドブラスト等の裏面
を粗面化する工程によって高圧の静電気が発生し、ゲー
トの絶縁破壊を起してしまう。
本発明によると、多結晶シリコン族の形成方法の工夫に
よってこの裏面の粗面化を無くすことが可能で上述した
問題を防ぐこともできる。
よってこの裏面の粗面化を無くすことが可能で上述した
問題を防ぐこともできる。
第１％４’本発明によるＯ８Ａ Ｍ２Ｓ ＦＥＴの平面
図とは他の実施例としてショットキーバリヤ型ダイオー
ドの各工程での断面図を示す。 １ａ・・・ｎ＋望半導体ｕ板、 １ｂ・・・ｎ”型半導体層、 ２・・・ｎ型半導体層、３・・・Ｐ＋型半導体層、４・
・・Ｐ型半導体層（チャネル領域）、５ａ・・・ゲート
酸化膜、５ｂ・・・酸化膜、５ ｃ−ＣＶ Ｄ ｍｌ化
膜、 ６ａ・・・ゲート多結晶シリコン膜、 ６ｂ・・・ｎ０型多結晶シリコン膜、 ７・・・フォトレジスト、 ８・・・ｎ′型型半体体層ソース領ｔｉり、９ａ・・・
ＡＩ電電極、９ｂ・・・裏面金属電極膜、９Ｃ・・・バ
リヤメタル（モリブデン）。 代理人 弁理士 三 澤 正 義第２図 第２図 （ｆ） ｂ 第３図 ６ｂ ｂ
図とは他の実施例としてショットキーバリヤ型ダイオー
ドの各工程での断面図を示す。 １ａ・・・ｎ＋望半導体ｕ板、 １ｂ・・・ｎ”型半導体層、 ２・・・ｎ型半導体層、３・・・Ｐ＋型半導体層、４・
・・Ｐ型半導体層（チャネル領域）、５ａ・・・ゲート
酸化膜、５ｂ・・・酸化膜、５ ｃ−ＣＶ Ｄ ｍｌ化
膜、 ６ａ・・・ゲート多結晶シリコン膜、 ６ｂ・・・ｎ０型多結晶シリコン膜、 ７・・・フォトレジスト、 ８・・・ｎ′型型半体体層ソース領ｔｉり、９ａ・・・
ＡＩ電電極、９ｂ・・・裏面金属電極膜、９Ｃ・・・バ
リヤメタル（モリブデン）。 代理人 弁理士 三 澤 正 義第２図 第２図 （ｆ） ｂ 第３図 ６ｂ ｂ
Claims (4)
- （１）一導電型の半導体基板上に半導体層を有し、該半
導体層の主面に１又は２以上の半導体領域と、その電極
膜を有し、裏面に単数の電極膜を有する半導体装置にお
いて、前記半導体基板の裏面に半導体膜を有し該半導体
膜が前記半導体装置の一電極膜として具備することを特
徴とする半導体装置。 - （２）前記半導体膜は、不純物がドーピングされた多結
晶シリコン膜から成る特許請求の範囲第１項記載の半導
体装置。 - （３）一導電型の半導体基板上に半導体層を形成する工
程、該半導体前の主面に１又は２以上の半導体領域及び
その電極膜を形成する工程、前記半導体基板の裏面に半
導体膜を形成し、この半導体膜を半導体装置の一電極膜
とする工程を含むことを特徴とする半導体装置の製造方
法。 - （４）前記半導体膜を通して半導体基板中へ不純物拡散
を施すことを特徴とする特許請求の範囲第３項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075887A JPS61234041A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60075887A JPS61234041A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234041A true JPS61234041A (ja) | 1986-10-18 |
Family
ID=13589254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60075887A Pending JPS61234041A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234041A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243168A (ja) * | 1985-08-21 | 1987-02-25 | Rohm Co Ltd | 個別半導体装置 |
| JPS63187624A (ja) * | 1987-01-30 | 1988-08-03 | Tadahiro Omi | 半導体装置 |
| JPS63211635A (ja) * | 1987-02-26 | 1988-09-02 | Nec Corp | 半導体装置 |
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-
1985
- 1985-04-09 JP JP60075887A patent/JPS61234041A/ja active Pending
Patent Citations (2)
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