JP3186298B2 - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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Description
など、宇宙空間で使用されたり、あるいは原子力施設で
使用されるＭＯＳ型半導体素子の製造方法に関する。
利用する電力用ＭＯＳＦＥＴと、電子と正孔の２種類の
キャリアによる伝導度変調を利用する絶縁ゲート型バイ
ポーラトランジスタなどがある。絶縁ゲート型バイポー
ラトランジスタはＩＧＴあるいはＣＯＭＦＥＴとも呼ば
れているが以下ＩＧＢＴと記す。
造を示し、一側にドレイン層としてのｎ+ 層２が隣接す
るｎ- 高抵抗層１の表面層にはｐ形ベース層３が選択的
に形成され、またそのベース層３の表面層にｎ+ ソース
層４が選択的に形成されている。ｎ- 層１の露出面上か
らｎ+ ソース層４の表面上にかけてゲート絶縁膜51を介
してゲート電極６が設けられ、このゲート電極６と絶縁
膜52で絶縁されるソース電極７はｐ形ベース層３とｎ+
ソース層４に共通に接触するが、その接触部には深いｐ
+ 拡散層８と浅いｐ+ 拡散層９が形成されている。そし
てｎ+ ドレイン層２にはドレイン電極10が接触してい
る。このＭＯＳＦＥＴは、通常次に示すような工程で製
造される。
からなる半導体基板のｎ- 層１の表面からの不純物拡散
で深いｐ+ 拡散層８と浅いｐ+ 拡散層９を形成する。次
いで同じく高抵抗層１の表面にゲート絶縁膜51を介して
ゲート電極６を形成した後、フォトリソグラフィによっ
てゲート電極６に窓開けを行う。この窓開けしたゲート
電極６をマスクとしてｐ形ベース層３を拡散で形成す
る。このあと、再びゲート電極６をマスクの一部として
用いてｎ+ 形ソース層４を形成し、表面を絶縁膜52で覆
い接続のための窓開けを行ってソース電極７を、また裏
面のｎ+ 層２に接触させてドレイン電極10を形成する。
このようにして製造される半導体素子は、ゲート電極６
にソース電極７に対してしきい値を超える正の電圧を印
加すると、ゲート絶縁膜51直下のｐ形ベース層３の表面
にチャネル11が形成され、ソース層４からチャネル11を
通って高抵抗層１と低抵抗層２からなるドレイン層へと
電子が注入されることによって導通状態となり、またゲ
ート電極６をソース電極７と同電位または負にバイアス
することによって阻止状態となる、いわゆるスイッチン
グ素子としてのはたらきを持つ。
層１の下側にはバッファ層としてのｎ+ 層２を介してｐ
+ ドレイン層12が存在し、このドレイン層12にドレイン
電極10が接触している。この素子は、ｐ+ ドレイン層12
とｎ+ バッファ層２およびｎ - 高抵抗層１からなる半導
体基板を用いて電力用ＭＯＳＦＥＴと同様の工程を通し
て製造することができる。ＩＧＢＴが電力用ＭＯＳＦＥ
Ｔと動作の異なる点は、ドレイン層12がｐ+ 層であるた
めに、ソース層４からチャネル11、ｎ- 層１、ｎ+ バッ
ファ層２を通ってｐ+ 層12に電子が注入されると、これ
に呼応してｐ+ドレイン層12からｎ+ バッファ層２を通
ってｎ- 層１に正孔が注入され、ｎ- 層１が伝導度変調
を起こして低抵抗となる点である。
ＥＴが、原子炉周囲のような多量の放射線が存在する雰
囲気中で用いられて放射線照射を受けた場合、しばしば
しきい値電圧の変動が生じ、スイッチング素子としての
機能をはたさなくなる。このしきい値電圧の変動の原因
を図４を用いて説明する。
は、ゲート電極６に、ソース電極７に対して正の電圧を
印加すると、ゲート絶縁膜51が誘電体として機能し、そ
の直下のｐ形ベース層３の表面に負電荷が誘起される。
さらにゲート電極６に印加する電圧を上げると、ｐ形ベ
ース層３の表面に誘起される負電荷の量も増加し、つい
に誘起された負電荷量濃度がｐ形ベース層３の不純物濃
度を超えるとチャネル11が形成され、ｎ+ ソース層４か
ら注入される電子が、チャネル11を通って、高抵抗層１
と低抵抗層２からなるｎ形ドレイン層へと流れ導通状態
となる。一方、ゲート電極６をソース電極７と同電位ま
たはソース電極に対して負にバイアスすると、ｐ形ベー
ス層３に負電荷は誘起されず、阻止状態となる。
放射線20が照射されると、ゲート絶縁膜51中に、電子と
正孔が誘起される。その内、特に正孔がゲート絶縁膜51
中にトラップされ、正電荷の固定電荷21が形成される。
このためｐ形ベース層３には、固定電荷21に相当する負
電荷22が誘起されることになり、あたかもゲート電極に
正電荷を印加したと同様な状態となる。結果として、ゲ
ート電極６に印加する電圧のしきい値の低下をもたら
す。例えば、吸収線量が106 rad 以上となる放射線照射
条件によっては、ゲート絶縁膜51中に発生する固定電荷
21の量が多く、ゲート電極とソース電極が同電位の場合
でも導電状態が生じ、見かけ上耐圧が無くなるような現
象が見られ、スイッチング機能の喪失をもたらすという
問題がある。
るしきい値電圧の変動もしくはスイッチング機能の喪失
の対策として、ゲート絶縁膜51の成膜工程およびゲート
絶縁膜成膜以後の工程における最高温度を、約900 ℃以
下の低温化することでゲート絶縁膜中に発生する固定電
荷量を少なくするという努力がなされている。しかし、
現在の製造工程では、ゲート電極６を同一マスクとして
ｐ形ベース層３とｎ+ ソース層４を形成するセルフアラ
イメント法を採用しており、ベース層３の拡散とソース
層４のアニールには高温中で短時間の工程条件を用いて
効率的製造を行っている。これに対し、耐放射線性を向
上させるために、ゲート絶縁膜成膜工程およびそれ以後
の工程の温度を低温化した場合、ゲート絶縁膜51成膜工
程、ｐ形ベース層３形成工程、ソース層４形成工程時等
の加熱あるいは拡散時間が通常の高温条件時より数十倍
〜数百倍と非常に長くなり、非効率的な製造工程とな
る。
層３およびソース層４を形成する場合には、レジストマ
スクで不純物の導入を行うために、ｐ形ベース層形成時
に一旦、レジストを除去することからセルフアライメン
ト構造とはならず、結果的にチャネル長が長くなり、Ｒ
DS(on)が増加するという、素子の電気特性の低下を伴う
不利な工程となっていた。
り、また宇宙空間で使用するために放射線を浴びる素子
に対しても同様に起こる。本発明の目的は、上述の問題
を解決し、拡散あるいはアニール工程は高温で短時間で
行うが、ゲート絶縁膜の成膜およびそれ以後の工程は高
温にならぬようにして、放射線照射による特性劣化を防
ぎ、かつチャネル長の長くなることによる特性低下もな
いＭＯＳ型半導体素子の効率的な製造方法を提供するこ
とにある。
め、本発明は、第一導電形の半導体層の表面層に選択的
に第二導電形の第一領域を形成する工程と、前記第一領
域に選択的に第二導電形で前記第一領域より高不純物濃
度でかつ浅い第三領域を形成する工程と、前記第一領域
の表面層から第三領域上に延びるよう選択的に形成され
た第一導電形の第二領域を形成する工程と、前記半導体
層の表面上にゲート絶縁膜を形成し、そのゲート絶縁膜
の上にゲート電極を形成する工程とを含み、前記第一領
域と第二領域とにはさまれた部分の上にゲート絶縁膜を
介してゲート電極を備えたＭＯＳ型半導体素子の製造方
法において、第一のマスクを用いての不純物導入により
第一領域を形成し、第二のマスクを用いての不純物導入
により第三領域を形成し、第二のマスクを除いた後第一
のマスクと第三のマスクを用いての不純物導入により第
二領域を形成し、これらの工程の後でゲート絶縁膜およ
びゲート電極を形成する工程を行うこととする。あるい
は、第一導電形の半導体層の表面層に選択的に第二導電
形の第一領域を形成する工程と、前記第一領域に選択的
に第二導電形で前記第一領域より高不純物濃度でかつ深
い第四領域を形成する工程と、前記第一領域に選択的に
第二導電形で前記第一領域より高不純物濃度でかつ浅い
第三領域を形成する工程と、前記第一領域の表面層から
第三領域上に延びるよう選択的に形成された第一導電形
の第二領域を形成する工程と、前記半導体層の表面上に
ゲート絶縁膜を形成し、そのゲート絶縁膜の上にゲート
電極を形成する工程とを含み、前記第一領域と第二領域
とにはさまれた部分の上にゲート絶縁膜を介してゲート
電極を備えたＭＯＳ型半導体素子の製造方法において、
予め第四領域を形成する不純物導入を行い、第一のマス
クを用いての不純物導入により第一領域を形成し、第二
のマスクを用いての不純物導入により第三領域を形成
し、第二のマスクを除いた後第一のマスクと第三のマス
クを用いての不純物導入により第二領域を形成し、これ
らの工程の後でゲート絶縁膜およびゲート電極を形成す
る工程を行うことこととする。そして、第一のマスクが
熱酸化膜からなることが有効である。また、製造される
ＭＯＳ型半導体素子が人工衛星内又は原子力施設内で用
いられることが有効である。
る第一領域とソース層となる第二領域と第一の同一マス
クを用いてセルフアライメント法で形成することによ
り、チャネル形成領域をはさむ第二領域の縁部と第一領
域の縁部を精度よく近付けることができ、チャネル抵抗
が非常に小さくなってオン抵抗が低く抑えられる。そし
て、第一乃至第四領域形成後、ゲート絶縁膜を形成する
ので、拡散あるいはアニール工程は高温で行ってもゲー
ト絶縁膜の成膜およびその後の工程における最高温度を
低く抑えることができ、放射線照射によりゲート絶縁膜
中に発生する固定電荷の量を少なくすることができる。
ネルＭＯＳ型半導体素子の製造工程を順に示し、図２、
図３と共通の部分には同一の符号が付されている。先
ず、既に深いｐ+ 拡散層８を形成したｎ- シリコン基板
１の表面上に厚い酸化層13を成長させておく。そして、
フォトリソグラフィとエッチングによってマスク部分を
残して薄い酸化膜14を形成し、ほう素イオン( Ｂ+ )15
の注入を適当なエネルギーで行えば、Ｂ+ は薄い酸化膜
の部分にのみ注入される〔同図(a) 〕。次いで、拡散に
よりｐ形ベース層３を形成する〔同図(b) 〕。このあ
と、フォトリソグラフィによってレジストマスク16を形
成し、Ｂ+ 15の注入を適当なエネルギーで行い〔同図
(c) 〕、次いでレジストマスク16を剥離した後アニール
してｐ+ 層９を形成する〔同図(d) 〕。そのあと、再度
フォトリソグラフィによりレジストマスク17を形成し、
そのマスクと酸化層マスク13とを用いてひ素イオン(As
+ )18 の注入を適当なエネルギーで行い〔同図(e) 〕、
レジストマスク17を剥離した後アニールしてｎ+ ソース
層４を形成する〔同図(f) 〕。次に、酸化膜14および酸
化層マスク13をエッチングによって除去し〔同図(g)
〕、その表面にゲート絶縁膜51を形成する〔同図(h)
〕。そして、その上に多結晶シリコン層を形成し、フ
ォトリソグラフィ、エッチングを行ってゲート電極６を
形成し、絶縁層の成膜およびフォトリソグラフィ、エッ
チングによるパターニングを行って絶縁膜52を形成して
セル構造を完成する〔同図(i) 〕。
成する際の高温度に対しても安定であり、亀裂が入った
り、変形したり、膜質が変化したりすることが起こりに
くく、また図１(g) の工程でエッチングにより除去する
際にも、バッファドふっ酸溶液で比較的簡単に、しかも
ソース層４、高不純物濃度領域８、９を含むベース層３
およびドレイン層２の表面をエッチングすることなく実
施することができる点で熱酸化シリコン膜が優れてい
る。
ｌがレジストマスクによる製造法に比べて２分の１以下
になり、チャネル抵抗も小さくなるのでＲDS(on)も小さ
くなる。また、ゲート絶縁膜51形成後にベース層３の拡
散や、高不純物濃度層９のアニール、ソース層４のアニ
ールを低温で行う製造法に比べて、ベース層３の拡散お
よびソース層４のアニールを高温で行うことができるの
で、工程時間を数分の１から数百分の１と非常に短時間
でできる。
のＭＯＳ型半導体素子の製造のための別の実施例の工程
を示し、図１、図２、図３と共通の部分には同一の符号
が付されている。この場合は、ｎ-シリコン基板１上に
薄めの酸化膜１４を形成し、その上にＣＶＤ法による酸
化シリコン、多結晶シリコンあるいは窒化シリコンから
なるマスク層２３を被着し、フォトリソグラフィによっ
て窓開けを行い、マスクのパターンを形成し、適当なエ
ネルギーでＢ+１５の注入を行う［同図（ａ）］。この
あとの、同図（ｂ）におけるベース層３の形成、同図
（ｃ）におけるレジストマスク１６の形成およびＢ+１
５の注入、同図（ｄ）におけるレジストマスク１６の剥
離およびｐ+層９の形成、同図（ｅ）におけるレジスト
マスク１７の形成およびＡｓ+１８の注入、同図（ｆ）
におけるレジストマスク１７の剥離およびソース層４の
形成、同図（ｇ）における酸化膜１４およびマスク層２
３の除去、同図（ｈ）におけるゲート絶縁膜５１の形
成、同図（ｉ）におけるゲート電極６の形成、絶縁層５
２の成膜およびパターニングは図１（ｂ）〜（ｉ）と同
様である。
同じく、チャネル領域長さｌはレジストマスクのみによ
る製造法に比べて２分の１以下になり、チャネル抵抗も
小さくなってＲDS(on)が小さくなると共に、ゲート絶縁
膜51形成後にベース層３の拡散、高不純物濃度層９のア
ニールあるいはソース層４のアニールを低温で行う製造
法に比べて非常に短時間で形成できる。
関して述べたわけであるが、これがｐチャネルの素子に
も応用できること、電力用ＭＯＳＦＥＴやＩＧＢＴ以外
のＭＯＳ型半導体素子にも応用できることはいうまでも
ない。
一部がゲート電極直下のチャネル形成領域となる第一領
域およびチャネルへ電荷を供給するための第二領域の形
成を、ゲート電極をマスクとしないで、表面上に形成し
たマスクを用いてのセルフアライメント法による不純物
導入によって行うことにより、それらの領域の形成ある
いはラッチアップ防止のための高不純物濃度層の形成の
工程がゲート絶縁膜形成の前に行われるため、高温で実
施でき、工程時間が短くなる。そして、ゲート絶縁膜は
900 ℃以下の低温で形成することができ、それ以後の工
程で900 ℃を超える高温にさらされることもないため、
放射線照射時にゲート絶縁膜に発生する固定電荷量を低
減することができ、耐放射線性を備えたＭＯＳ型半導体
素子が低いコストで製造可能になる。しかも、第一、第
二領域がセルフアライメント法で形成できるため、両者
の位置関係の精度が良好でチャネル長が短くなり、オン
抵抗が小さい素子が得られる。
程を(a) から(i) までの順に示す断面図
示す断面図
工程を(a) から(i) までの順に示す断面図
Claims (4)
- 【請求項１】第一導電形の半導体層の表面層に選択的に
第二導電形の第一領域を形成する工程と、前記第一領域
に選択的に第二導電形で前記第一領域より高不純物濃度
でかつ浅い第三領域を形成する工程と、前記第一領域の
表面層から第三領域上に延びるよう選択的に形成された
第一導電形の第二領域を形成する工程と、前記半導体層
の表面上にゲート絶縁膜を形成し、そのゲート絶縁膜の
上にゲート電極を形成する工程とを含み、前記第一領域
と第二領域とにはさまれた部分の上にゲート絶縁膜を介
してゲート電極を備えたＭＯＳ型半導体素子の製造方法
において、第一のマスクを用いての不純物導入により第
一領域を形成し、第二のマスクを用いての不純物導入に
より第三領域を形成し、第二のマスクを除いた後第一の
マスクと第三のマスクを用いての不純物導入により第二
領域を形成し、これらの工程の後でゲート絶縁膜および
ゲート電極を形成する工程を行うことを特徴とするＭＯ
Ｓ型半導体素子の製造方法。 - 【請求項２】第一導電形の半導体層の表面層に選択的に
第二導電形の第一領域を形成する工程と、前記第一領域
に選択的に第二導電形で前記第一領域より高不純物濃度
でかつ深い第四領域を形成する工程と、前記第一領域に
選択的に第二導電形で前記第一領域より高不純物濃度で
かつ浅い第三領域を形成する工程と、前記第一領域の表
面層から第三領域上に延びるよう選択的に形成された第
一導電形の第二領域を形成する工程と、前記半導体層の
表面上にゲート絶縁膜を形成し、そのゲート絶縁膜の上
にゲート電極を形成する工程とを含み、前記第一領域と
第二領域とにはさまれた部分の上にゲート絶縁膜を介し
てゲート電極を備えたＭＯＳ型半導体素子の製造方法に
おいて、予め第四領域を形成する不純物導入を行い、第
一のマスクを用いての不純物導入により第一領域を形成
し、第二のマスクを用いての不純物導入により第三領域
を形成し、第二のマスクを除いた後第一のマスクと第三
のマスクを用いての不純物導入により第二領域を形成
し、これらの工程の後でゲート絶縁膜およびゲート電極
を形成する工程を行うことを特徴とするＭＯＳ型半導体
素子の製造方法。 - 【請求項３】第一のマスクが熱酸化膜からなる請求項１
又は２記載のＭＯＳ型半導体素子の製造方法。 - 【請求項４】製造されるＭＯＳ型半導体素子が人工衛星
内又は原子力施設内で用いられる請求項１又は２記載の
ＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02457593A JP3186298B2 (ja) | 1993-02-15 | 1993-02-15 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02457593A JP3186298B2 (ja) | 1993-02-15 | 1993-02-15 | Ｍｏｓ型半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06244428A JPH06244428A (ja) | 1994-09-02 |
| JP3186298B2 true JP3186298B2 (ja) | 2001-07-11 |
Family
ID=12141970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02457593A Expired - Lifetime JP3186298B2 (ja) | 1993-02-15 | 1993-02-15 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186298B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6700648B2 (ja) | 2012-10-18 | 2020-05-27 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2015041644A (ja) * | 2013-08-20 | 2015-03-02 | 富士電機株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| EP3355364B1 (en) * | 2016-11-15 | 2024-08-07 | Shin-Etsu Chemical Co., Ltd. | Methods for manufacturing a high photoelectric conversion efficiency solar cell |
-
1993
- 1993-02-15 JP JP02457593A patent/JP3186298B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH06244428A (ja) | 1994-09-02 |
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