JPS63119096A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特に半導体集積回路によ
る大容量かっ、高速のキャッシュメモリ等に用いられる
連想メモリに好適なデータの一致検出回路に関する。

〔従来の技術〕

大型の計算機システムには、その高速化のために、中央
処理装置と主メモリとの間に主メモリ内のプログラムの
一部を格納して、高速バッファメモリとして機能するキ
ャッシュメモリが置かれている。

キャッシュメモリは、２つのメモリアレイを有している
、第１のメモリアレイには連想メモリが用いられ、主メ
モリから呼び出したい記憶データ（上記プログラムの一
部）の物理アドレスデータが格納されており、第２のメ
モリアレイには、呼び出したい記憶データそのものが格
納されている。

検索に際しては、検索データとアドレスデータとを照合
または比較し、両者が一致した場合に該当する記憶デー
タを第２のメモリアレイから出力させるものである。

さて、連想メモリは記憶情報の呼び出しをアドレス指定
によって行うのではなく、その記憶内容の比較によって
行うものであるから、検索データと連想メモリ内の記憶
データとの一致を検出するための一致検出路が必要であ
る。

この−数構出回路に関し、従来の連想メモリは検索デー
タと記憶データとの比較を行うための。

各メモリごとに個別的に一致検出回路を備えたものが知
られている（特開昭５９−２３１７８９号公報）。

また、他の例として、メモリセルのデータを読み出すた
めのセンス回路により検索データとの比較を行う回路を
備えたものが知られている（特開昭６０−１１７４９５
号公報）。

〔発明が解決しようとする問題点〕

上記従来技術において、前者の場合は、検索データとメ
モリセルの記憶データとの一致を検出する一致検出回路
をメモリセルごとに有しているため、１ビット当りのメ
モリセル面積が大きく、大容量のデータを保持できない
という問題点があった。

また、後者の場合、−数構出回路をセルごとに持たない
１通常のメモリセルを用いたものにあっては、まず、メ
モリセルの内容をセンス回路で読み出してから一致検出
をするため、遅延時間が大きく、高速動作できないとい
う問題があった。

本発明の目的は、大容量でかつ高速な連想メモリを実現
するためのデータ一致検出回路を提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決するために、本願第１の発明は、メモ
リセル（Ｍ）に記憶された記憶データを差動データ線（
ａｌ、　ａｉ）を介して入力し、前記記憶データと検索
すべき検索データとを比較して、両データが一致したと
き当該記憶データを出力する半導体メモリのデータ一致
検出回路において、前記検索データと記憶データとのＥ
Ｘ−ＯＲまたはＥＸ−ＮＯＲ論理出力を出力する論理回
路（２）と、この論理回路出力を電流出力に変換する電
流変換回路（３）と、この電流変換回路出力の論理和を
出力するワイヤードＯＲ回路（４）と、を備えたことを
特徴とするものである。

また１本願第２の発明は、メモリセル（Ｍ）に記憶され
た記憶データを差動データ線（ａ　ｉｔ　ａ　１）を介
して入力し、前記記憶データと検索すべき検索データと
を比較して両データが一致したとき当該記憶データを出
力する半導体メモリのデーター致検出回路において、前
記差動データ線に入力端が接続され、かつ、出力端が交
差接続された２つの差動対（７０１，７０３と７０２，
７０４）と。

前記検索データにより前記差動対を制御する制御手段（
７０５，７０６）と、前記差動対の出力の論理和を出力
するワイヤードＯＲ回路（４）と。

を備えたことを特徴とするものである。

〔作用〕

上記した第１の発明によれば、メモリセルは記憶した情
報を差動データ線に出力する。差動データ線に出力され
た情報は論理回路により、検索データとのＥＯＲまたは
ＥＮＯＲ論理をとり、電流変換回路により電流出力とす
る。すなわち、論理回路と電流変換回路は、差動データ
線の情報と検索データとの一致、不一致により、電流変
換回路出力に電流を流すか、流さないかの制御を行う。

この電流変換回路出力をワイヤードＯＲすることにより
、メモリセルに記憶した情報と検索データとのすべての
一致またはすべての不一致を検出できる。

また、第２の発明によれば、差動データ線を差動入力と
する２つの差動対を検索データで切り換えることにより
、−数構出出力としているため、−数構出までの遅延を
大幅に低減できる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

１の　　例　　１の　日 第２図に、第１の発明に係る実施例を示す、第２図にお
いて、１４は連想メモリのメモリセルアレイを示し、１
５は一致検出回路を示している。

なお、ここにはキャッシュメモリにおける第２のメモリ
アレイを示していない。

メモリセルアレイ１４において、１は終端抵抗。

Ｍはメモリセル、Ｗｘ−Ｗ−はメモリセルＭを選択する
ためのワード線、ａｌｔ　ａｔはメモリセルＭ内の格納
データを出力するための、差動データ線を示している。

一致検出回路１５において、２はＥＸ−ＯＲ（排他的論
理和）またはＥＸ−ＮＯＲ（一致論理）からなる論理回
路、３は論理回路２の出力を電流出力に変換する電流変
換回路、ｂｓ−ｂｚは差動検索データ、ｃｌｔ　ｃｌは
論理回路２の差動出力、４は各電流変換回路３の電流出
力の論理和をとるワイヤードＯＲされた出力線、５はワ
イヤードＯＲ出力を論理振幅出力６とするための出力回
路を示している。

次に、第１図に、第２図に示したメモリセルＭおよび一
致検出回路１５の詳細構成を示す、第１図において、終
端抵抗１はダイオード接続されたＮＭＯ８）−ランジス
タ（以下、ＮＭＯ８Ｔと略記する。）１０１，１０２で
構成され、差動データ線ａｉ、ａｔを電源ヘプルアツプ
している。メモリセルＭは、ＰＭＯＳトランジスタ（以
下、ＰＭＯ５Ｔと略記する。）ＭｌｌおよびＮ　Ｍ　Ｏ
Ｓ　Ｔ　−Ｍ　１工と、Ｐ　Ｍ　ＯＳ　Ｔ　−Ｍｘｌお
よびＮ　Ｍ　ＯＳ　Ｔ　−Ｍ　ｚｔとによる２つのイン
バータ回路の入出力を交差接続して差動データｍ、ｍを
記憶し、ワードｍｗ１により制御されるＮＭＯＳ　Ｔ−
ＭｚｓｅＭｘｓで記憶差動ｍ。

百と差動データ線ａｉｇ　ａｔを各々接続している。

論理回路２は、検索データｂ１により制御されるＮＭＯ
８Ｔ２０１，２０２で差動データ線ａｓｇｉ１と差動出
力ａｍ、τ１とを各々接続し、検索反転データｂ１によ
り制御されるＮＭＳＴ−２０３゜２０４を介して、差動
データ線ａｌ、ａｔ＆差動出力ＱｚｔＱｔを各々接続し
ている。電流変換回路３は、差動出力Ｏｒ、Ｑｔを差動
入力とし、一方を電源へ、他方をワイヤードＯＫする出
力＠４に接続したバイポーラトランジスタ３０１，３０
２の差動対と定電流源３０３より構成されている。

次に、本実施例の動作を第３図を用いて説明する。第３
図に示すように、各点の電圧レベルは■で表わすことに
する。ワード線Ｗａが論理レベルｒＨＪとなると、Ｎ　
Ｍ　ＯＳ　Ｔ　−Ｍｌｓ、　Ｍａｎがオンし、差動デー
タ線ａｔ、〒１の電圧レベルはメモリセルＭに記憶され
ているデータｍ＝　ｒＨＪの電圧レベル、ｖ、、ｖ；　
（ｖ、＞ｖ；）に引っばられて差動データ電圧Ｖａえ）
　Ｖ　ａ　ｔとなる。検索データｂｔ＝＝　ｒＨＪ　（
７）場合、ＮＭＯ８Ｔ２０１，２０２はオンし、このと
き丁、＝　ｒＬ」であるから、ＮＭＯ５Ｔ２０３．２０
４はオフとなり、差動出力Ｑｉ、　Ｏｒの電圧レベルは
差動データ電圧ＶａｉｐＶａｔに引っばられて差動出力
電圧Ｖ　ｃ　ｔ　＞　Ｖ　ｃ　ｔとなる。

ｃｌ、Ｑｉを差動入力としているバイポーラトランジス
タ３０１，３０２の差動対においては３０１がオンして
、３０２はオフして、ワイヤードＯＲ出力４の電流を止
める。検索データｂｉ＝ｒＬＪの場合は逆に、ＮＭＯ８
Ｔ２０１，２０２がオフ。

２０３．２０４はオンジ、差動出力ｃｔ、　ａｔ（１’
）電圧レベルは、差動データ電圧ＶＴｉｔＶａｔに引っ
ばられて差動出力電圧Ｖ　ｃ　ｉ　（Ｖ　ｃ　ｉとなり
、出力線４に電流が流れる。

以上は、記憶データｍ＝　ｒＨＪの場合を示したが、記
憶データｍ＝ｒＬＪの場合は差動データ電圧がＶａｔ＜
Ｖａｔの場合と逆の動作をすることになる。差動出力電
圧の態様は、記憶データｍと検索データｂｉの論理値に
より４通りの場合が考えられる。

（１）ｍ＝　ｒＨＪ　、ｂｓ＝　ｒＨＪのときＶ　ａ　
ｔ　＞　Ｖ　ａ　ｉ　ｔ　２０１　、２０２　；Ｊ　ン
→Ｖ　ｃ　ｉ　＞　Ｖ　ｃ　ｔ （２）ｍ＝　ｒＨＪ　、ｂ１＝　ｒＬＪのときＶ　ａ　
１＞　Ｖ　８１　、２０３　、２０４オン→Ｖｃ五（Ｖ
　ｃ　ｉ （３）ｍ＝　ｒＬＪ　、ｂｉ＝　ｒＨＪのときＶ　ａ　
ｔ　＜　Ｖ　ａ　ｔ　、　２０１　、２０２オン→Ｖｃ
量＜Ｖｃ五 （４）ｍ＝　ｒＬＪ　ｔ　ｂｉ＝　’ＬＪのときＶ　ａ
　ｉ　＜　Ｖ　ａ　ｔ　ｙ　２０３　、２０４オン→Ｖ
　Ｑ　ｉ　）　Ｖ　ｃ　１ ここで、差動データ線ａ１、差動出力ｃｉでの論理値ト
シテ、ａｉ＝ｒＨＪをＶ　ａ　Ｌ　＞　Ｖ　ａ　ｔ　ト
、Ｃｔ＝「Ｈ」をＶｃｔ＞Ｖａｔと定義すると、論理回
路２は差動データ、ｉ！ａ１と差動出力ｂ＊（ｉ’）Ｅ
Ｘ　　ＮＯＲ論理を差動出力ｃ１の出力としている。電
流変換回路３は差動出力電圧Ｖ　ｃ　ｔ　＞　Ｖ　ｃｍ
のとき、出方線４の電流をオフし、逆にＶ　ｃ　ａ　（
Ｖ　ｃ　ｔのとき電流を流している。すなわち、メモリ
セルＭの記憶したデータｍと検索データｂｔとが一致し
ていれば、ワイヤードＯＲ出力電流はオフし、不一致な
らば電流が流れる。このため、電流変換回路３の出力線
４をワイヤードＯＲすると、メモリセルＭの記憶したデ
ータｍと検索データｂｉ　がすべて−致しない限り、ワ
イヤードＯＲ出力線４に電流が流れ、−数構出回路とし
て動作することとなる。

以上、本実施例によれば、一致検出する記憶データ部に
通常のメモリセルを用いることができるので、大容量の
メモリセルを保持出来る。また、メモリセルのデータと
検索データとの比較において、メモリセルのデータをセ
ンス回路を用いて読み出す必要がないため、一致検出ま
での遅延が小さく、かつ、構成が簡単になるという効果
がある。

第４図は一致検出出力回路５の構成例である。

ワイヤードＯＲ出力線４はバイポーラトランジスタ５０
０のカスコードを介して、抵抗５０１と接続され、電流
電圧変換をし、バイポーラトランジスタ５０７と定電流
源５０８によるレベルシフトを介し、ＭＯＳトランジス
タ５０９〜５１２によるレベル変換回路の入力となる。

ダイオード５０２゜５０３はノード５１３をクランプし
て、電圧振幅を２ＶＢ！！とじている。これにより、レ
ベルシフトしたノード５１４は電源電圧より２Ｖａｇ下
の電圧を中心に、上下ＶＢＩ！の振幅をもつ、ダイオー
ド５０４．５０５と定電流源５０６の直列回路は、カス
コード段５００のバイアスと、レベル変換回路５０９〜
５１２の基準電圧となる。

ワイヤードＯＲ出力線４の電流がない場合、ノード５１
３は抵抗５０１により電源ヘルプアップされ、ノード５
１４は電源よりＶａａ下がった電位となる。ノード５１
５は電源より２ＶＢＩ！下がった電位であるため、レベ
ル変換回路５０９〜５１２の出力６はｒＬＪとなる。逆
に、出力４に電流が流れると、抵抗５０１により電圧降
下が生じ、ノード５１３はダイオード５０２，５０３で
クランプされ、ノード５１４は電源より３Ｖａｓ下がっ
た電位となる。したがって、レベル変換回路５０９〜５
１２の出力６は「Ｈ」となり、ワイヤード○Ｒ出力４の
電流を論理振幅の出力とすることができる。

次に、本実施例の一致検出回路を用いたキャッシュメモ
リの構成例を第５図に示す、１０はアドレスバス、１１
はアドレスレジスタ、１４はディレクトリ記憶部、１６
はデータ記憶部、１５は一数構出回路、１７はセンス回
路、１８はデータレジスタ、１９はデータバス、２ｏは
キャッシュがヒツトしたことを示す信号である。キャッ
シュメモリではディレクトリ記憶部１４に記憶されたア
ドレスとアドレスバスから入力されたアドレスとの一致
検出の遅延で速度が決まるため、本実施例を用いれば、
高速アクセスのキャッシュメモリが可能となる。

第６図は、論理回路２の他の例である。データ線ａ、で
制御されるＮＭＯ８Ｔ２１１，２１４で差動検索データ
ｂｉ、ｂｉと差動出力Ｏｘ、０１をそれぞれ接続し、デ
ータ線７．で制御されるＮＭＯ５Ｔ２１２．２１３でｂ
ｌ、ｂｃとＱｔ、Ｑｔをそれぞれ接続している。

第７図は、第６図の等価回路である。ａ　ｉ、　ａ　１
の電位Ｖａｔ、Ｖａｉをゲートに入力したときのＮＭＯ
８Ｔのインピーダンスをそれぞれｒｔ、ｒｚとすると、
ｃ１？　Ｃ１（７）電位Ｖｃ１ｐＶａ１はｂｌ。

丁１の電位をＶｂｔ、Ｖ１五とすると と表わすことができる。

（１）　　（２）式よりＶｃｔ　　Ｖａｔは、Ｖ　ｃ　
ｉ　−Ｖ　ｃ　ｉ　＝ となる、ＮＭＯ５Ｔのインピーダンスはデート電圧が高
い方が小さくなり、　Ｖ　ａ　ｔ＞Ｖ　ａ　ｉならば、
ｒｚ＞ｒｘとなる。ゆえに、データ線ａｎ　と検索デー
タｂ１による論理回路出力ａｔの関係は、（３）式より Ｖ　ａ　ｉ　＞　Ｖ　ａ　ｔ　、　Ｖ　ｂ　ｔ　）　Ｖ
　ｂ　ｔ’ｔ　ラＬｆＶ　ｃ　ｔ　＞　Ｖ　ｃ　ｉ Ｖ　ａ　ｔ　＞　Ｖ　ａ　ｔ　ｅ　Ｖ　ｂ　ｔ　＜　Ｖ
　ｂ　ｔならばＶｃ處＜　Ｖ　ｃ　１ Ｖａｔ＜Ｖａｉｌ　ｖｂｉ＞ｖｂｔならばＶ　ｃ　ｉ　
＜　Ｖ　ｃ　ｉ Ｖ　ａ　ｓ＜Ｖ　ａ　ｉｔ　Ｖ　ｂ　ｔ＜Ｖ　ｂ　ｉす
らばＶ　ｃ　ｔ＞Ｖ　ｃ五 となり、ａｌとｂｉのＥＮＯＲ論理を出力Ｃ１としてお
り、本実施例を用いても一致検出回路を前者と同様にで
きる。

第８図は本発明の他の実施例である。論理回路２′は差
動検索データｂｉ、ｂｌで制御されるＮＭＯ８Ｔ２２１
，２２２（７）ドレインを差動データ線ａｔ、ａｔに接
続し、ソースを共通接続して出力ｄｉ　としている。電
流変換回路３′は抵抗３１２によりベース電流を供給し
ているエミッタ接地のバイポーラトランジスタ３１１で
、ベースを論理回路２′の出力ｄ１に接続し、コレクタ
をワイヤードＯＲ出力４′としている。

次に１本実施例の動作を説明する。メモリセルに記憶し
たデータｍと検索データｂｉの論理値によって４通りの
場合が考えられる。

（ａ）ｍ＝　ｒＨＪ　、ｂｉ＝　ｒＨＪ　−２２１はオ
フ、２２２はオンであり、ｄｌの点は７１を介してマ＝
ｒＬＪに引っばられる。すなわち、抵抗３１２がベース
に供給している電流がメモリセルの方へ抜けるため、３
１１はオフし、出力４′の電流はオフする。

（ｂ）ｍ＝　ｒＨＪ　、ｂｔ＝　ｒＬＪ　　２２１はオ
ン。

２２２はオフであり、ｄｉの点はａｌを介してｍ＝ｒＨ
Ｊに引っばられ、電流が流れ込み、３１１はオンし、出
力４′に電流を流す。

以下同様に （ｃ）ｍ＝　ｒＬＪ　、ｂｔ＝　ｒＨＪ−出力４′に電
流を流す。

Ｃｄ）ｒｎ＝　ｒＬＪ　、ｂｔ＝　ｒＬＪ−出力４′の
電流オフする。

となり、メモリセルの記憶したデータと検索データが一
致していれば、ワイヤードＯＲ出力電流はオフし、不一
致ならば電流が流れるため、−数構出回路を実現できる
。

本実施例によれば、少ない素子数で一致検出回路を実現
できる。

第９図は、ＥＮＯＲ論理回路の他の例である。

検索データｂ１により制御され差動データ線ａｔ。

〒Ｌと差動出力Ｑｔｙτ１を接続するＮＭＯＳ　Ｔ２３
１．２３２と、ｂｉにより制御されａｉ、ａｉとＱｔ＊
Ｑ１を接続するＰＭＯ８Ｔ２３３，２３４により論理回
路２′を構成している。ＰＭＯ８ＴおよびＮＭＯ８Ｔを
用いているため差動の検索データを必要とせずにＥＮＯ
Ｒ論理を実現できる。

第１０図は、本発明のさらに他の実施例である。

差動データ線ａｔ、ａｔを入力とするＮＭＯ３Ｔ　７０
１　。

７０２と７０３，７０４の差動対で、７０１．７０４の
ドレインは電源に、７０２，７０３のドレインはワイヤ
ードＯＲ出力８！４に接続している。

各差動対は、差動検索データト２丁１で制御されるＮＭ
Ｏ８Ｔ７０５，７０６でバイアスされてい机 次に、本実施例の動作を説明する。検索データｂ、＝　
ｒＨ」の場合、７０５はオン、７０６はオフするため、
差動対７０１，７０２が動作可能となる、差動データ線
ａ１．ａｔ（７）電圧Ｖ　ａ　ｔ　、　Ｖ　ａ　ｔのレ
ベルにより、 Ｖ　ａ　１　）　Ｖ丁、ならば出力４の電流はオフし、
Ｖ　ａ　１　＜　Ｖ　ａ　ｓならば出力４に電流が流れ
る。

逆に、ｂｉ＝ｒＬＪの場合、７０５はオフ、７０６はオ
ンし、差動対７０３，７０４が動作可能となる。すなわ
ち、Ｖ　ａ　ｉ　＞　Ｖ〒１ならば出力４に電流が流れ
、Ｖ　ａ　ｔ　＜　Ｖ　ａ　ｔならば出力４の電流はオ
フする。データ線ａｔ、ａ≦の電位はメモリセルに記憶
しているデータｍで決まり、ｍ＝ｒＨＪならばＶ　ａ　
１＞　Ｖ　ａ　ｔ　トなる。

以上より、メモリセルに記憶しているデータと検索デー
タが一致すれば、出力４に電流は流れず、不一致ならば
電流が流れる。この回路をワイヤードＯＲすることによ
り、−数構出回路を実現できる。

本実施例によれば、差動データ線を差動入力とする２つ
の差動対を検索データで切り換えることにより、一致検
出出力としているため、−致検出までの遅延を大幅に低
減できる。

〔発明の効果〕

本発明によれば、一致検出をする記憶データ部に通常の
メモリセルを用いることができるので、大容量のデータ
を保持できる。また、メモリセルのデータと検索データ
との比較において、メモリセルがデータを出力するデー
タ線をセンス回路で読み出さずに、一致検出することが
できるので、一致検出までの遅延が小さく、かつ、構成
が簡単になるという効果がある。

の全体構成図、第３図は第１図の回路の動作波形図、第
４図は第２図の出力回路を示す回路図、第１・・・終端
抵抗、２・・・論理回路、３・・・電流変換回路、４・
・・ワイヤードＯＲ出力線、Ｍ・・・メモリセル、ａｚ
ｙ　ａｔ・・・差動データ線、ｂｉ−ｂｔ−差動検索デ
ータ、ｃｔ、丁１・・・差動入力。

Claims (1)

1. 【特許請求の範囲】 １、メモリセルに記憶された話憶データを差動データ線
   を介して入力し、前記記憶データと検索すべき検索デー
   タとを比較して両データが一致したとき当該記憶データ
   を出力する半導体メモリのデータ一致検出回路において
   、 前記検索データと記憶データとのＥＸ−ＯＲまたはＥＸ
   −ＮＯＲ論理出力を出力する論理回路と、この論理回路
   出力を電流出力に変換する電流変換回路と、この電流変
   換回路出力の論理和を出力するワイヤードＯＲ回路と、
   を備えたことを特徴とする半導体メモリのデータ一致検
   出回路。 ２、メモリセルに記憶された記憶データを差動データ線
   を介して入力し、前記記憶データと検索すべき検索デー
   タとを比較して両データが一致したとき当該記憶データ
   を出力する半導体メモリのデータ一致検出回路において
   、 前記差動データ線に入力端が接続され、かつ、出力端が
   交差接続された２つの差動対と、前記検索データにより
   前記差動対を制御する制御手段と、前記差動対の出力の
   論理和を出力するワイヤードＯＲ回路と、を備えたこと
   を特徴とする半導体メモリのデータ一致検出回路。