JPS613389A

JPS613389A - 記憶装置

Info

Publication number: JPS613389A
Application number: JP59121777A
Authority: JP
Inventors: Kinya Mitsumoto; 光本　欽哉; Shinji Nakazato; 伸二中里; Yoshiaki Yazawa; 矢沢　義昭; Hideaki Uchida; 英明内田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-06-15
Filing date: 1984-06-15
Publication date: 1986-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕この発明は、記憶装置技術さらには半導体記憶装置に適
用して特に有効な技術に関するもので、たとえば、スタ
チックＲＡＭにおける読出動作の高速化に利用して有効
な技術に関するものである。

〔背景技術〕

例えば１９８３年１１月２８日に株式会社サイエンスフ
ォーラム発行の超ＬＳＩデバイスハンドブック３０８〜
３１２頁に記載されているスタチックＲＡＭなどの記憶
装置は、差動型増幅回路と出力バッファ回路とにより構
成される読出センスアンプを有する。そして、との読出
センスアンプによって、選択された記憶セルの記憶内容
に応じて共通データ線に現われる読出信号電圧を所定レ
ベルに増幅して出力するように構成される。

第１図は上記読出センスアンプの一例を示す。

同図に示す読出センスアンプ１は、大規模半導体集積回
路装置として形成されるスタチックＲＡＭの記憶読出部
に使用されるものである。この読出センスアンプ１は、
差動型増幅回路１１と出力バッファ回路１２とにより構
成される。この読出センスアンプ１によって、選択され
た記憶セルＭの記憶内容に応じて共通データ線ＣＩ、Ｃ
２に現われる読出信号電圧を、所定の論理レベルに増幅
して出力する。この出力ｏｕｔは、適当な周辺バッファ
回路を介して外部へ導出される。

ここで、差動型増幅回路１１は、上記共通データ線ＣＩ
、Ｃ２に現われる読出信号の電圧振幅Ｖｗを拡大増幅す
る。この差動型増幅回路１１は、バイポーラトランジス
タＱ１〜Ｑ６、コレクタ負荷抵抗Ｒ１，Ｒ２、定電流回
路２１〜２６などによって構成される。トランジスタＱ
ｌ　、　Ｑ２　、　Ｑ３゜Ｑ４と定電流回路２１，２２
，２３．２４は差動入力回路を構成する。トランジスタ
Ｑ１とＱ３およびＱ２とＱ４はそれぞれカスケード接続
されでいる。トランジスタＱ５．Ｑ６と定電流回路２５
゜２６は、その差動入力回路の差動出力を電流増幅しく
後段へ伝えるエミッタフォロワを構成する。

出力バッファ回路１２は電流ミラー回路によって構成さ
れる。この電流ミラー回路は、ｐチャンネ／Ｉ／ＭＯ８
電界効果トランジスタｍｌ　、ｍ２とｎチャンネルＭＯ
８電界効果トランジスタｍ３．ｍ４によっ１構成される
。この出力バッファ回路１２は、差動型増幅回路１１に
よって拡大増幅された読出信号を所定のファンアウトお
よび所定の論理レベルをもつ論理信号として、出力する
。この出力バッファ回路１２の出力ｏｕｔは、周辺バッ
ファ回路（図示省略）を介して外部へ導出される。

記憶セルＭは、Ｘ方向に布線されたワード線ＷとＹ方向
に布線されたデータ線ＤＩ、Ｄ２を介して選択される。

ワード線はアドレス信号の下位桁（上位桁）群からデコ
ードされる選択信号Ｘによって択一的に選択駆動される
。また、データ線。

ＤＩ、Ｄ２は、いずれか１対が選択されて上記共通デー
タ線ＤＩ、Ｄ２に接続される。この接続は、いずれか１
組のＹｉ択スイッチ（カラムスイッチ）８１、Ｓ２を介
し１行なわれる。このＹ選択スイッチ８１．８２は、ア
ドレス信号の上位桁（下位桁）群からデコードされる選
択信号Ｙによって択一的に選択駆動される。

ところで、上述した記憶装置では、選択記憶セルＭから
共通データ線ＣＩ、Ｃ２を経て上記読出センスアンプ１
に至るまでの間にて、かなりの寄生容量および寄生抵抗
が存在する。この寄生容量および寄生抵抗は記憶装置の
読出動作遅れをもたらす大きな原因となる。しかし、そ
の寄生容量および寄生抵抗をなくすことは現実にほとん
ど不可能である。そこで、読出動作の遅れを小さくする
ためには、そのような寄生容量および寄生抵抗の影響を
受は難いような構成とする方が、現実的な手段としては
有効である。このための有効な手段としては、上記共通
データ線ＣＩ、Ｃ２における電圧振幅Ｖｗを小さくする
という手段がある。

しかしながら、上述し７たごとき構成の記憶装置でもっ
て、上記共通データ線ＣＩ、Ｃ２における電圧振幅Ｖｗ
を小さくしようとすると、次のような問題点が生じるよ
うになるということが本発明者らによって明らかとされ
た。

すなわち、例えば第１図に示した回路において、共通デ
ータ線ＣＩ、Ｃ２に現われる電圧振幅Ｖｗを小さくする
と、これによって差動型増幅回路１１の出力に含まれる
交流成分すなわち信号成分の割合が小さくなり、その代
わりに直流成分がその信号成分に対して相対的に大きく
なってくる。この場合、その直流成分は、例えば電源Ｖ
ｃｃ電圧や抵抗Ｒ１，Ｒ２あるいは定電流回路２１に定
常的に流れる定電流Ｉｃ５１などの諸条件に依存する。

この直流成分の割合が増して交流成分すなわち信号成分
の割合が相対的に減退すると、その信号成分だけでもっ
て、後段の出カバ）ファ回路１２を十分に駆動すること
ができなくなる。つまり、後段の出力バッファ回路１２
が駆動不足の状態に陥いる。このため、出力バッファ回
路１２内のｐチャンネルＭＯ８電界効果トランジスタｍ
ｌ、ｍ２が不完全ＯＮ（導通）あるいは不完全ＯＦＦ　
　（非導通）されるようになる。他方、直流成分が相対
的に優勢となることにより、この直流成分が依存する諸
条件、例えば電源Ｖｃｃ電圧や抵抗Ｒ１゜Ｒ２あるいは
定電流回路２１に定常的に流れる定電流Ｉｃ５１などの
影響が大ぎく現われるようになる。すると、出力バッフ
ァ回路１２０入カバイアスレベルが変動しやすくなる。

これにより、出カバソファ回路１２の入力バイアスレベ
ルとそのバノファ回路１２の入力しきい値すなわち動作
点との間に大きなずれが生じやすくなる。いわゆる、バ
イアスレベルの不整合状態が生じゃすく社る。

この結果、その出力バッファ回路１２内のＭＯ８電界効
果トランジスタｍ１とｍ３およびｍ２とｍ４にそれぞれ
貫通電流あるいは大きなアイドリンク電流が流れやすく
なるなど、動作が不安定化するよう九なる。さらに、そ
の動作の不安定化とともに、上記バイアスレベルの不整
合状態によって出力バック・１回路１２の動作が急激に
遅くなり、場合によっては動作不能になる場合も生じて
くる、ということが本発明者らによって明らかとされた
。

第２図は第１図に示した記憶装置の動作特性、特に読出
センスアンプ１の入力電圧振幅Ｖｗと読出動作遅れ時間
ｔｐｄとの関係を示したものである。同図において、曲
＋−１は上記入力電圧振幅Ｖｗが上記遅れ時間ｔｐｄに
与える影響を示す。

また、曲線Ｂは前述したバイアスレベルの不整合が上記
遅れ時間ｔｐｄＫ、４える影響を示す。

第２図に示したように、読出センスアンプ１の入力電圧
振幅Ｖｗを小さくすることが動作遅れ時間ｔｐａを小さ
くする効果をもたらすことは確かだが、その効果は上記
電圧振幅Ｖｗを小さくする、ことにともなって拡大する
バイアスレベルの不整合によっ℃相殺されてしまう。こ
のため、上記電圧振幅Ｖｗは、その設定値が大き過ぎて
も小さ過ぎても動作遅れ時間ｔｐａの急激な増大をもた
らす。そして、その動作遅れ時間ｔｐａを小さくするこ
とができる範囲Ｗは非常に狭く、−仮に最適範　　−囲
を見つけて設定したとしても、例えば負荷抵抗Ｒ１，Ｒ
２や電源Ｖｃｃなどの変動要因の影響を受けることによ
る大きな動作遅れが生じやすい。

〔発明の目的〕

この発明の目的は、読出センスアンプの動作の安定性お
よび動作速度を損うことなく、そのセンスアンプの入力
電圧振幅を小さくすることができるようにし、これによ
り記憶装置の高速化を確実に達成できるようにする技術
を提供するものである。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、読出センスアンプに第１．第２の２つの、差
動型増幅回路を設けるという、比較的簡単な付加的構成
手段でもって、読出センスアンプの動作の安定性および
動作速度を損うことなく、そのセンスアンプの入力電圧
振幅を小さくすることができるようにし、これにより記
１．ｄ装置の高速化を確実に達成できるようにする、と
いう目的を達成するものである。

〔実施例〕

以丁、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号は同一あるいは相当部分を
示す。

第３図はこの発明の一実施例による記憶装置の読出七ン
スアンプ部分を示す。

同図に示す読出センスアンプ１は、大規模半導体集積回
路装置として形成されるスタチックＲＡＭの記憶読出部
に使用されるものである。

先ず、この実施例における読出センスアンプ１は、差動
型増幅回路１１．１３と出力バッファ回路１２とにより
構成される。そして、この読出センスアンプ１によって
、選択された記憶セルＭの記憶内容に応じて共通データ
線ＣＩ、・Ｃ２に現われる読出信号電圧が、所定の論理
レベルに増幅される。

ここで、上記共通データ線Ｃ，１，Ｃ２に現われる読出
信号の電圧振幅Ｖｗは、第１．第２の２つの差動型増幅
回路１１．１３で２段増幅されることによって拡大され
る。

第１の差動型増幅回路１１は、バイポーラトランジスタ
Ｑ１〜Ｑ６、コレクタ負荷抵抗Ｒ１，Ｒ２、定電流回路
２１〜２６などによって構成される。

トランジスタＱｌ、Ｑ２．Ｑ３．Ｑ４　と定電流回路２
１．２２，２３．２４は差動入力回路を構成する。

トランジスタＱ１とＱ３およびＱ２とＱ４はそれぞれカ
スケード接続されている。トランジスタＱ５１Ｑ６と定
電流回路２５．２６は、その差動入力回路の差動出力を
電流増幅して後段へ伝えるエミッタフォロワを構成する
。

第２の差動型増幅回路１３は、バイポーラトランジスタ
Ｑ７〜ＱＩＯ、コレクタ負荷抵抗Ｒ３゜Ｒ４、定電流回
路２７〜２９などによって構成される。トランジスタＱ
７　、Ｑ８と定電流回路２７は差動入力回路を構成する
。トランジスタＱ９１ＱＩＯと定電流回路２８．２９は
、その差動入力回路の差動出力を電流増幅して後段へ伝
えるエミッタフォロワを構成する。

出力７７７７回路１２は定電流回路によって構成される
。この定電流回路は、ｐチャンネルＭＯ８電界効果トラ
ンジスタｍｌ、ｍ２とｎチャンネルＭＯ８電界効果トラ
ンジスタｍ　３　、　ｍ　４によって構成される。この
出力バッファ回路１３は、上記第１．第２の２つの差動
型増幅回路１１によって電圧振幅が拡大された読出信号
を、所定のファンアウ゛トおよび所定の論理レベルをも
つ論理信号として出力する。この出力バッファ回路１２
の出力ｏｕｔは、周辺バッファ回路、（図示省略）を介
して外部へ導出される。

ワード線Ｗはアドレス信号の下位桁（上位桁）群からデ
コードされる選択信号Ｘによって択一的に選択駆動され
る。また、゛データ線Ｄｉ、Ｄ２は、いずれか１対が選
択されて上記共通データ線ＤＩ、Ｄ２に接続される。こ
の接続は、いずれか１組のＹ選択スイッチ（カラムスイ
ッチ）Ｓｌ、Ｓ２を介して行なわれる。このＹ選択スイ
ッチＳ１．Ｓ２は、アドレス信号の上位桁（下位桁）群
からデコードされる選択信号Ｙによって択一的に選択駆
動される。

なお、Ｖｃｃは正側の電源を示す。

さて、上述した読出センスアンプ１では、共通データ線
ＣＩ、Ｃ２に現われる読出信号電圧の振幅Ｖｗを第１．
第２の２つの差動型増幅回路１１゜１３によって２段に
分けて増幅する。これにより、各差動型増幅回路１１．
１３における増幅利得をそれぞれ小さくしても、上記出
力バッファ回路１２を余裕をもって安定に駆動できるだ
けの増幅出力を得ることができる。つまり、直流成分に
対する交流成分すなわち信号成分の割合が大きい信号で
もって出力バッファ回路１２を駆動することができる。

これにより、出力バッファ回路１２内のＭＯ８電界効果
トランジスタｍｌ、ｍ２がほぼ完全にＯＮ　（導通）１
０ＦＦ（非導通〕駆動されるようになって、貫通電流あ
るいは大きなアイドリンク電流が流れやすくなる不安定
状態から確実に脱却することができるようになる。さら
に、抵抗Ｒ１〜Ｒ４あるいは電源Ｖｃｃ電圧などの諸条
件の変動による直流成分すなわちバイアスレベルの変動
が吸収され、これによりバイアスレベルの不整合状態が
防げるようになる。この結果、そのバイアスレベルの不
整合による動作遅れが解消されるようになる。

しかし、ここでさらに注目すべきことは、共通データ線
ＣＩ、Ｃ２に現われる読出信号を２段に分けて差動増幅
することによって、各差動増幅型回路１１．１３の１段
当たり９増幅利得をそれぞれ小さく設定することカーで
き、これにより安定な増幅動作を行なうための最適な条
件設定を各増幅回路１１．１３ごとにそれぞれ行なうこ
とができるようになる、ということである。具体的には
、第１の差動型増幅回路１】の動作条件を定める定電流
ＩＣ８１や負荷抵抗値Ｒ１，Ｒ２な・どの増幅パラメー
タと、第２の差動型増幅回路１３の動作条件を定める定
電流Ｉｃ５２や負荷抵抗値Ｒ３、Ｒ４などの増幅パラメ
ータをそれぞれに無理のない値に設定することができ、
これによって、信号電圧振幅Ｖｗを小さくしていった場
合にも、読出センスアンプｌの動作を一層安定なものと
することができるようになる。そして、これによって、
増幅段が一段増設されたのにもかかわらず、記憶装置の
動作速度、特に読出速度を確実に高めることができるよ
うになる。

第４図は第３図に示した記憶装置の動作特性、特に読出
センスアンプ１の入力電圧振幅Ｖｗと読出動作遅れ時間
ｔｐｄとの関係を示したものである。同図において、曲
線Ｃは上記入力電圧振幅Ｖｗが上記遅れ時間ｔｐａに与
える影響を示す。

第４図に示したように、上述した実施例の記憶装置では
、読出センスアンプ１の入力電圧振幅Ｖｗを変化させて
も動作遅れ時間ｔｐｄへの影響が少なく、これにより入
力振幅Ｖｗを小さくして記憶装置を高速化することが行
ないやすくなっている。

〔効果〕

＋１）　　記憶装置の読出センスアンプに第１．第２の
２つの差動製増幅回路を設け、この２つの差動型増幅回
路によって２段に増幅された信号でもって出力バッファ
回路を駆動するようにしたことにより、読出センスアン
プの動作の安定性および動作速度を損うことなく、その
センスアンプの入力電圧振幅を小さくすることができる
ようになり、これにより、差動増幅段を１段増したのに
もかかわらず、記憶装置の高速化を確実に達成できる、
と以上本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。例えば、上記出カ
バソファ回路１２はバイポーラトランジスタによる電流
ミラー回路を用いたものであってもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタチックＲＡＭ技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、ＲＯＭなどの他の種類の記憶
装置にも適用できる。

少なくとも微少な記憶読出信号を取扱う条件のものには
適用できる。

【図面の簡単な説明】

第１図はこの発明以前の記憶装置の読出センスアンプ部
分を示す回路図、第２図は第１図に示した記憶装置の特性を示すグラフ、第３図はこの発明の一実施例による記憶装置の読出セン
スアンプ部分を示す回路図、第４図は第３図に示した記憶装置の特性を示すグラフで
ある。１・・・読出センスアンプ、１１．１３・・・差動型増
幅回路、１２・・・出カバソファ回路、Ｑ１〜ＱＩＯ・
・・バイポーラトランジスタ、ｍ１〜ｍ４°゛・ＭＯ５
電界効果トランジスタ、Ｒ１−Ｒ４・・・負荷抵抗、２
１〜２９・・・定電流回路、Ｗ・・・ワード線、Ｘ・・
・ワード線選択信号、ＤＩ、Ｄ２・・・データ線、Ｙ・
・・データ線選択信号、Ｓｌ、Ｓ２・・・Ｙｉ７？択ス
イッチ、Ｍ・・・記憶セル、ＣＩ、Ｃ２・・・共通デー
タ線、Ｖｗ・・・読出センスアンプの入力電圧振幅、ｏ
ｕｔ・・・センスアンプ出力。第　　２　　図

Claims

【特許請求の範囲】１、差動型増幅回路と出力バッファ回路とにより構成さ
れる読出センスアンプを有し、この読出センスアンプに
よって、選択された記憶セルの記憶内容に応じて共通デ
ータ線に現われる読出信号電圧を所定レベルに増幅して
出力するように構成された記憶装置であって、上記読出
センスアンプは第１、第２の２つの差動型増幅回路を有
し、この２つの差動型増幅回路によって２段に増幅され
た信号でもって上記出力バッファ回路を駆動するように
したことを特徴とする記憶装置。２、上記出力バッファ回路が電流ミラー回路によって構
成されていることを特徴とする特許請求の範囲第１項記
載の記憶装置。