JPS63111720A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPS63111720A JPS63111720A JP61257460A JP25746086A JPS63111720A JP S63111720 A JPS63111720 A JP S63111720A JP 61257460 A JP61257460 A JP 61257460A JP 25746086 A JP25746086 A JP 25746086A JP S63111720 A JPS63111720 A JP S63111720A
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路に設けられた出力バッファ回
路に係シ、特に二段のＣＭＯＳインバータが出力線を共
通とするように接続されてなるＭＯＳ（絶縁ゲート型）
出力回路に関する。
路に係シ、特に二段のＣＭＯＳインバータが出力線を共
通とするように接続されてなるＭＯＳ（絶縁ゲート型）
出力回路に関する。
（従来の技術）
従来、ＬＳＩの出力パラフッ回路として、第６図（、）
または第７図乃至第１０図にそれぞれ示すように構成さ
れている。即ち、第６図（、）の出力バッファ回路は、
ｖＤＤ電源にソースが接続されたＰチャネルトランジス
タＰ、とｖｓ、電源（接地電位）にソースが接続された
ＮチャネルトランジスタＮ１とのドレイン相互が接続さ
れて出力線６１に接続さｎ、ゲート相互が接続されて信
号人力Ｍ６２に接線さｎているＣＭＯＳインバータＩＶ
からなる。また、第７図乃至第１０図の各出力２１７７
回路は、入力信号が直接に入力する第１のＣＭＯＳイン
バータエｖＩおよび上記入力信号が遅延回路ｖｏ”また
は８０または９０または１００金経て入力する第２のＣ
ＭＯＳインバータＩＶ、が出力線６１を共通とするよう
に接続されている。この場合、第７図中の遅延回路７０
は１個の遅延素子ＤＬからなり、第８図中の遅延回路８
０は複数個の遅延素子ＤＬ・・・が直列接続されてなり
、第９図中の遅延回路９０は複数個の遅延素子ＤＬ・・
・が並列接続されてなり、第１０図中の遅延回路１００
はゲートがｖ８．ｉｉ位に接続さｎｅｐチャネルトラン
ジスタＰおよびｒ−トがｖ０電位に接続され７’？：、
ＮチャネルトランジスタＮが並列接続されているＣＭＯ
Ｓ遅延回路である。
または第７図乃至第１０図にそれぞれ示すように構成さ
れている。即ち、第６図（、）の出力バッファ回路は、
ｖＤＤ電源にソースが接続されたＰチャネルトランジス
タＰ、とｖｓ、電源（接地電位）にソースが接続された
ＮチャネルトランジスタＮ１とのドレイン相互が接続さ
れて出力線６１に接続さｎ、ゲート相互が接続されて信
号人力Ｍ６２に接線さｎているＣＭＯＳインバータＩＶ
からなる。また、第７図乃至第１０図の各出力２１７７
回路は、入力信号が直接に入力する第１のＣＭＯＳイン
バータエｖＩおよび上記入力信号が遅延回路ｖｏ”また
は８０または９０または１００金経て入力する第２のＣ
ＭＯＳインバータＩＶ、が出力線６１を共通とするよう
に接続されている。この場合、第７図中の遅延回路７０
は１個の遅延素子ＤＬからなり、第８図中の遅延回路８
０は複数個の遅延素子ＤＬ・・・が直列接続されてなり
、第９図中の遅延回路９０は複数個の遅延素子ＤＬ・・
・が並列接続されてなり、第１０図中の遅延回路１００
はゲートがｖ８．ｉｉ位に接続さｎｅｐチャネルトラン
ジスタＰおよびｒ−トがｖ０電位に接続され７’？：、
ＮチャネルトランジスタＮが並列接続されているＣＭＯ
Ｓ遅延回路である。
しかし、前記第６図（、）の出力バッファ回路は、を源
Ｈ６３＠６４や出力線６１による寄生インダクタンスＬ
ａ、Ｌｂ、Ｌｃや出力線６１の負荷容−ｉＣからなる共
振回路によって出力回路駆動時に電源線６３．６４、出
力線６１に電圧振動が生じ、第６図（ｂ）に示す出力信
号にアンダーシーート、オーバーシェート現象が生じる
。その結果、電源電圧の変動をまねき、上記出力回路と
同一電源線に接続されている他の素子の誤動作やラッチ
アップ現象１＆：銹発するという問題がめる。
Ｈ６３＠６４や出力線６１による寄生インダクタンスＬ
ａ、Ｌｂ、Ｌｃや出力線６１の負荷容−ｉＣからなる共
振回路によって出力回路駆動時に電源線６３．６４、出
力線６１に電圧振動が生じ、第６図（ｂ）に示す出力信
号にアンダーシーート、オーバーシェート現象が生じる
。その結果、電源電圧の変動をまねき、上記出力回路と
同一電源線に接続されている他の素子の誤動作やラッチ
アップ現象１＆：銹発するという問題がめる。
ま九、前記第７図乃至第１０図の各出力バッファ回路は
、第１のＣＭＯＳインバータＩＶ、と第２のＣＭＯＳイ
ンバータＩｖｔとにより負荷を二段階に分はセ駆動する
ので、オーバーシェード、アンダーシェード現象は幾分
抑制さｎるが、第２のＣＭＯＳインバータＩＶ、のＰチ
ャネルトランジスタＰ、、ＮチャネルトランジスタＮ、
の各ｆｆ−）に共通の遅延回路が接続さｎているので、
出力回路の出力反転時に上記ＰチャネルトランジスタＰ
、、ＮチャネルトランジスタＮ、が同時にオン状態にな
る期間が生じ、ｖＤＤｔ源とｖＢ、 を源との間に貫通
電流が流れてしまう。そして、この貫通電流によって電
源電圧が変動するので他の素子の誤動作等を誘発すると
いう問題がある。
、第１のＣＭＯＳインバータＩＶ、と第２のＣＭＯＳイ
ンバータＩｖｔとにより負荷を二段階に分はセ駆動する
ので、オーバーシェード、アンダーシェード現象は幾分
抑制さｎるが、第２のＣＭＯＳインバータＩＶ、のＰチ
ャネルトランジスタＰ、、ＮチャネルトランジスタＮ、
の各ｆｆ−）に共通の遅延回路が接続さｎているので、
出力回路の出力反転時に上記ＰチャネルトランジスタＰ
、、ＮチャネルトランジスタＮ、が同時にオン状態にな
る期間が生じ、ｖＤＤｔ源とｖＢ、 を源との間に貫通
電流が流れてしまう。そして、この貫通電流によって電
源電圧が変動するので他の素子の誤動作等を誘発すると
いう問題がある。
（発明が解決しようとする問題点）
本発明は、上記したように出力反転時にオーバーシェー
ド、アンダーシェード現象および貫通電流が生じること
に伴なう電源電圧変動に起因して電源を共用する他の素
子の誤動作等を誘発するという問題点を解決すべくなさ
れたもので、上記出力反転時のオーパーンエート、アン
ダーシュート現象および貫通電流を抑制でき、電源を共
用する他の素子の誤動作等の誘発を防止し得る出力バッ
ファ回路を提供することを目的とする。
ド、アンダーシェード現象および貫通電流が生じること
に伴なう電源電圧変動に起因して電源を共用する他の素
子の誤動作等を誘発するという問題点を解決すべくなさ
れたもので、上記出力反転時のオーパーンエート、アン
ダーシュート現象および貫通電流を抑制でき、電源を共
用する他の素子の誤動作等の誘発を防止し得る出力バッ
ファ回路を提供することを目的とする。
［発明の目的］
（問題点を解決するための手段）
本発明の出力バッファ回路は、信号入力が直接に入力す
る第１のＣＭＯＳインバータと、上記信号入力が第１の
遅延回路を経てｆｆ−）に入力するＰチャネルトランジ
スタおよび上記信号入力が第２の遅延回路を経て入力す
るＮチャネルトランジスタからなる第２のＣＭＯＳイン
バータを有し、この二段のインバータの各出力ノードが
共通に接続されてなることを特徴とする。
る第１のＣＭＯＳインバータと、上記信号入力が第１の
遅延回路を経てｆｆ−）に入力するＰチャネルトランジ
スタおよび上記信号入力が第２の遅延回路を経て入力す
るＮチャネルトランジスタからなる第２のＣＭＯＳイン
バータを有し、この二段のインバータの各出力ノードが
共通に接続されてなることを特徴とする。
（作用）
上記第１の遅延回路および第２の遅延回路の遅延量を適
切に設定しておくことによって、出力反転時におけるオ
ーバーシェード、アンダーシェード現象を抑圧し得ると
共に立ち上がり時間、立ち下がり時間を自由に設定する
ことが可能になり、しかも第２のＣＭＯＳインバータの
貫通電流を抑制することが可能になる。したがって、上
記出力バッファ回路と電源を共用する他の素子の誤動作
等を誘発するおそｎを防止できる。
切に設定しておくことによって、出力反転時におけるオ
ーバーシェード、アンダーシェード現象を抑圧し得ると
共に立ち上がり時間、立ち下がり時間を自由に設定する
ことが可能になり、しかも第２のＣＭＯＳインバータの
貫通電流を抑制することが可能になる。したがって、上
記出力バッファ回路と電源を共用する他の素子の誤動作
等を誘発するおそｎを防止できる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＬＳＩに設けられ九出力バッ７ア回路であり、
ＩＶ 、はｖＤＤＩＩＩＣ源端とＶ。電原端（接地電位
）との間にＰチャネルＭＯ８）う／ジスタＰ１およびＮ
チャネルＭＯ８）ランジスタＮ８が直列接続されると共
に各ｆ−）が共通接続されて信号入力ノード１０に接続
されてなる第１のＣＭＯＳインバータである。ＩＶ、は
同じくｖＤＤ１／を原端とｖ８．′ｄＬ源端原端間にＰ
チャネルＭＯ８）ランジスタＰ、およびＮチャネルＭＯ
８）ランジスタＮ、が直列接続されてなる第２のＣＭＯ
Ｓインバータである。前記信号入力ノード１０と上記第
２のＣＭＯＳインバータＩＶ１のＰチャネルトランジス
タＰ！、ＮチャネルトランジスタＮ、の各ゲートとの間
には対応して第１の遅延回路１１および第２の遅延回路
１２が接続されておシ、上記２個（Ｄ ＣＭＯＳインバ
ータＩＶ１． ＩＶ、＋７）各出力ノードは共通接続さ
れて信号出力ノード１３に接続されている。
ＩＶ 、はｖＤＤＩＩＩＣ源端とＶ。電原端（接地電位
）との間にＰチャネルＭＯ８）う／ジスタＰ１およびＮ
チャネルＭＯ８）ランジスタＮ８が直列接続されると共
に各ｆ−）が共通接続されて信号入力ノード１０に接続
されてなる第１のＣＭＯＳインバータである。ＩＶ、は
同じくｖＤＤ１／を原端とｖ８．′ｄＬ源端原端間にＰ
チャネルＭＯ８）ランジスタＰ、およびＮチャネルＭＯ
８）ランジスタＮ、が直列接続されてなる第２のＣＭＯ
Ｓインバータである。前記信号入力ノード１０と上記第
２のＣＭＯＳインバータＩＶ１のＰチャネルトランジス
タＰ！、ＮチャネルトランジスタＮ、の各ゲートとの間
には対応して第１の遅延回路１１および第２の遅延回路
１２が接続されておシ、上記２個（Ｄ ＣＭＯＳインバ
ータＩＶ１． ＩＶ、＋７）各出力ノードは共通接続さ
れて信号出力ノード１３に接続されている。
上記２個の遅延回路１１．１２はそれぞれ対応してＣＭ
Ｏ８遅延回路が用いられており、第１の遅延回路１１は
、ゲートにｖ０電位が与えられたＰチャネルトランジス
タＰ、とゲートにｖＤＤ電位が与えられ７’？、Ｎ？ヤ
ネルトランジスタＮ、とが並列接続されてなり、第２の
遅延回路１２は、ゲートにｖ０電位が与えられ７’ｔＰ
チヤネルトランジスタＰ４とｆ−）に■ＤＤ電位が与え
られたＮチャネルトランジスタＮ、とが並列接続されて
いる。
Ｏ８遅延回路が用いられており、第１の遅延回路１１は
、ゲートにｖ０電位が与えられたＰチャネルトランジス
タＰ、とゲートにｖＤＤ電位が与えられ７’？、Ｎ？ヤ
ネルトランジスタＮ、とが並列接続されてなり、第２の
遅延回路１２は、ゲートにｖ０電位が与えられ７’ｔＰ
チヤネルトランジスタＰ４とｆ−）に■ＤＤ電位が与え
られたＮチャネルトランジスタＮ、とが並列接続されて
いる。
上記第１の遅延回路１１の遅延時間はトランジスタＰ！
ｓＮｇのオン抵抗分に依存し、第２の遅延回路１２の遅
延時間はトランジスタＰ ４ ｅ Ｎ４のオン抵抗分に
依存するものであシ、それぞれの遅延時間が所定の大小
関係を有する所望値となるように上記各トランジスタＰ
８ ｔ Ｎ３ ＊ Ｐ ４ Ｉ Ｎ４のサイズが設定さ
れている。本例では、トランジスタＰ、のサイズがトラ
ンジスタＰ４のサイズよりも大きく設定されておシ、ト
ランジスタＮ４のサイズがトランジスタＮ、のサイズよ
りも大きく設定されている。
ｓＮｇのオン抵抗分に依存し、第２の遅延回路１２の遅
延時間はトランジスタＰ ４ ｅ Ｎ４のオン抵抗分に
依存するものであシ、それぞれの遅延時間が所定の大小
関係を有する所望値となるように上記各トランジスタＰ
８ ｔ Ｎ３ ＊ Ｐ ４ Ｉ Ｎ４のサイズが設定さ
れている。本例では、トランジスタＰ、のサイズがトラ
ンジスタＰ４のサイズよりも大きく設定されておシ、ト
ランジスタＮ４のサイズがトランジスタＮ、のサイズよ
りも大きく設定されている。
次に、上記出力バッファ回路の動作を説明する。
いま、信号入力ノード１０をｖＤＤ電位からｖ０電位に
下げていくと、第１のＣＭＯＳインバータＩＶ１ではＰ
チャネルトランジスタＰ８がオンになり、このトランジ
スタＰ１による小さな駆動力で負荷の充電が行なわれ、
信号出力ノード１３はｖｓＢ電位から上がシ始める。こ
のとき、第２のＣＭＯＳインバータＩＶ、においては、
先ずＮチャネルｒ−ト側の第２の遅延回路１２のＮチャ
ネルトランジスタＮ。
下げていくと、第１のＣＭＯＳインバータＩＶ１ではＰ
チャネルトランジスタＰ８がオンになり、このトランジ
スタＰ１による小さな駆動力で負荷の充電が行なわれ、
信号出力ノード１３はｖｓＢ電位から上がシ始める。こ
のとき、第２のＣＭＯＳインバータＩＶ、においては、
先ずＮチャネルｒ−ト側の第２の遅延回路１２のＮチャ
ネルトランジスタＮ。
がオンになることによって、ＮチャネルトランジスタＮ
、が急速にオフになる。この後、Ｐチャネルフート側の
第１の遅延回路１１のＰチャネルトランジスタＰ、がオ
ンになることによって、ＰチャネルトランジスタＰ、が
オンになる。このとき、上記第１の遅延回路１１のＰチ
ャネルトランジスタＰ、は、前記Ｐチャネルトランジス
タＰ、のゲート電位が下がるにしたがってバックゲート
バイアス効果によりオン抵抗が上昇するので、上記ゲー
ト電位の低下は緩やかなものになる。また、上記ｉ１の
遅延回路１１ＯＮチヤネルトランジスタＮ、は、上記ゲ
ート電位を最終的に完全なロウレベルにする働らきをす
る。その結果、出力ノード１３の出力電位は緩やかに立
ち上り、そのときの充放電電流（出力電流）は小さくて
済む。即ち、上記動作における出力バッファ回路の入出
力特性、各都電圧変化は、たとえば第２図（ａｌ中に実
線で示すようになり、上記出力電流の時間変化は第２図
（ｂｌ中に実線で示すようになる。ここで、比較のため
、前記第６図（ａ）に示した従来例の出力バッファ回路
の伝達特性、出力電流特性を点線で図示している。
、が急速にオフになる。この後、Ｐチャネルフート側の
第１の遅延回路１１のＰチャネルトランジスタＰ、がオ
ンになることによって、ＰチャネルトランジスタＰ、が
オンになる。このとき、上記第１の遅延回路１１のＰチ
ャネルトランジスタＰ、は、前記Ｐチャネルトランジス
タＰ、のゲート電位が下がるにしたがってバックゲート
バイアス効果によりオン抵抗が上昇するので、上記ゲー
ト電位の低下は緩やかなものになる。また、上記ｉ１の
遅延回路１１ＯＮチヤネルトランジスタＮ、は、上記ゲ
ート電位を最終的に完全なロウレベルにする働らきをす
る。その結果、出力ノード１３の出力電位は緩やかに立
ち上り、そのときの充放電電流（出力電流）は小さくて
済む。即ち、上記動作における出力バッファ回路の入出
力特性、各都電圧変化は、たとえば第２図（ａｌ中に実
線で示すようになり、上記出力電流の時間変化は第２図
（ｂｌ中に実線で示すようになる。ここで、比較のため
、前記第６図（ａ）に示した従来例の出力バッファ回路
の伝達特性、出力電流特性を点線で図示している。
上記とは逆に、入力ノードＩＱをｖｓ、＋４１位からｖ
ＤＤ電位に上げていく場合には、第１のＣＭＯＳインバ
ータＩＶ、ではＮチャネルトランジスタＮ１がオンにな
フ、このトランジスタＮ１による小さな駆動力で出力ノ
ード１３の放電が行なわｎ、出力ノード１３はｖＤＤ′
ｒＪＬ位から下がり始める。このとき、第２のＣＭＯＳ
インバータＩＶ、 ｖｃおいては、先ずＰチャネルｒ−
ト側の第１の遅延回路１１０ＰチヤネルトランジスタＰ
、がオンになることによって、Ｐチャネルトランジスタ
Ｐ、が急速にオフになる。
ＤＤ電位に上げていく場合には、第１のＣＭＯＳインバ
ータＩＶ、ではＮチャネルトランジスタＮ１がオンにな
フ、このトランジスタＮ１による小さな駆動力で出力ノ
ード１３の放電が行なわｎ、出力ノード１３はｖＤＤ′
ｒＪＬ位から下がり始める。このとき、第２のＣＭＯＳ
インバータＩＶ、 ｖｃおいては、先ずＰチャネルｒ−
ト側の第１の遅延回路１１０ＰチヤネルトランジスタＰ
、がオンになることによって、Ｐチャネルトランジスタ
Ｐ、が急速にオフになる。
この後、Ｎチャネルゲート側の第２の遅延回路１２ＯＮ
チヤネルトランジスタＮ４がオンになることによって、
ＮチャネルトランジスタＮ、がオンになる。このとき、
上記第２の遅延回路１２ＯＮチヤネルトランジスタＮ、
は、前記ＮチャネルトランジスタＮ、のｆ−）電位が上
がるにしたがってバックゲートバイアス効果によジオン
抵抗が上昇するので、上記ｒ−）電位の上昇は緩やかな
ものになる。また、上記第２の遅延回路Ｉ２のＰチャネ
ルトランジスタＰ、は、上記ｒ−）電位を最終的に完全
なハイレベルにする働らきをする。その結果、出力ノー
ド１３の出力電位は緩やかに立ち上がシ、そのときの充
放電電流に小さくて済む。
チヤネルトランジスタＮ４がオンになることによって、
ＮチャネルトランジスタＮ、がオンになる。このとき、
上記第２の遅延回路１２ＯＮチヤネルトランジスタＮ、
は、前記ＮチャネルトランジスタＮ、のｆ−）電位が上
がるにしたがってバックゲートバイアス効果によジオン
抵抗が上昇するので、上記ｒ−）電位の上昇は緩やかな
ものになる。また、上記第２の遅延回路Ｉ２のＰチャネ
ルトランジスタＰ、は、上記ｒ−）電位を最終的に完全
なハイレベルにする働らきをする。その結果、出力ノー
ド１３の出力電位は緩やかに立ち上がシ、そのときの充
放電電流に小さくて済む。
即ち、上記実施例の出力７１７７回路によれば、従来例
の出力バッファ回路に比べて負荷の充放電電流に比例し
て起こる出力ノードおよび電源線のオーパージエート、
アンダーシ、−）現象を抑制することができる。しかも
、出力電位の反転時におけるｖＤＤｔ源、ｖ、、を源間
の貫通電流を防ぐことができ、消費電力を小さくするこ
とができる。
の出力バッファ回路に比べて負荷の充放電電流に比例し
て起こる出力ノードおよび電源線のオーパージエート、
アンダーシ、−）現象を抑制することができる。しかも
、出力電位の反転時におけるｖＤＤｔ源、ｖ、、を源間
の貫通電流を防ぐことができ、消費電力を小さくするこ
とができる。
また、最終的な出力電流：ｆｔは、二段のＣＭＯＳイン
バータの各出力電流を合わせたものになるので、二段の
回路分割による損失もなく、出力電流を大きくとること
ができる。
バータの各出力電流を合わせたものになるので、二段の
回路分割による損失もなく、出力電流を大きくとること
ができる。
なお、本発明は上記実施例に限定されるものではなく、
第２のＣＭＯＳインバータＩＶ、のＰチャネルゲート、
Ｎチャネル？−）の入力側に相異なる遅延量を有する遅
延回路を挿入して上記Ｐチャネルゲート、Ｎチャネルｒ
−）の各ゲート電圧を互いに独立に制御することによっ
て、出力波形の立ち上がシ時間（Ｒｌｓｅ ｔｉｍｅ）
、立ち下がり時間（Ｆａｌｌｔｉｍｅ）を抑制するよ
うに種々の変形実施が可能である。即ち、たとえば第３
図に示す出力バッファ回路のように、信号入力ノード１
０と第２のＣＭＯＳインバータＩＶ、のＰチャネルｒ−
）との間にゲートがｖ０電位に接続さｎｆｃｐチャネル
トランジスタｐ、を挿入し、上記信号入力ノード１０と
第２のＣＭＯＳインバータＩＶ、のＮチャネルｒ−トと
の間にｒ−）がｖＤＤ電位に接続されたＮチャネルトラ
ンジスタＮ、を挿入するようにしてもよい。また、ゲー
トアレイ等のセミカスタムＩＣ内の出力７１７１回路に
応用する場合には、第４図あるいは第５図に示すように
単位遅延時間を有する遅延素子の複数個を直列あるいは
並列に接続した遅延回路を設けるようにし、上記素子数
の選択により出力波形の立ち上がシ時間、立ち下がり時
間を自由に設定することを簡単に行なうことができる。
第２のＣＭＯＳインバータＩＶ、のＰチャネルゲート、
Ｎチャネル？−）の入力側に相異なる遅延量を有する遅
延回路を挿入して上記Ｐチャネルゲート、Ｎチャネルｒ
−）の各ゲート電圧を互いに独立に制御することによっ
て、出力波形の立ち上がシ時間（Ｒｌｓｅ ｔｉｍｅ）
、立ち下がり時間（Ｆａｌｌｔｉｍｅ）を抑制するよ
うに種々の変形実施が可能である。即ち、たとえば第３
図に示す出力バッファ回路のように、信号入力ノード１
０と第２のＣＭＯＳインバータＩＶ、のＰチャネルｒ−
）との間にゲートがｖ０電位に接続さｎｆｃｐチャネル
トランジスタｐ、を挿入し、上記信号入力ノード１０と
第２のＣＭＯＳインバータＩＶ、のＮチャネルｒ−トと
の間にｒ−）がｖＤＤ電位に接続されたＮチャネルトラ
ンジスタＮ、を挿入するようにしてもよい。また、ゲー
トアレイ等のセミカスタムＩＣ内の出力７１７１回路に
応用する場合には、第４図あるいは第５図に示すように
単位遅延時間を有する遅延素子の複数個を直列あるいは
並列に接続した遅延回路を設けるようにし、上記素子数
の選択により出力波形の立ち上がシ時間、立ち下がり時
間を自由に設定することを簡単に行なうことができる。
なお、上記第４図の出力バッファ回路において、Ｐ、・
・・Ｆｉｐチャネルｆｆ−）入力側で直列に接続された
遅延素子であるＰチャネルトランジスタ、Ｎ、・・・は
Ｎチャネルゲート入力側で直列に接続された遅延素子で
あるＮチャネルトランジスタである。また、第５図の出
力バッファ回路において、Ｐ、・・・はＰチャネ／Ｌ／
ゲート入力側で互いに並列に接続された遅延素子である
Ｐチャネルトランジスタ、Ｎ、・・・はＮチャネルゲー
ト入力側で互いに並列に接続された遅延素子であるＮチ
ャネルトランジスタである。
・・Ｆｉｐチャネルｆｆ−）入力側で直列に接続された
遅延素子であるＰチャネルトランジスタ、Ｎ、・・・は
Ｎチャネルゲート入力側で直列に接続された遅延素子で
あるＮチャネルトランジスタである。また、第５図の出
力バッファ回路において、Ｐ、・・・はＰチャネ／Ｌ／
ゲート入力側で互いに並列に接続された遅延素子である
Ｐチャネルトランジスタ、Ｎ、・・・はＮチャネルゲー
ト入力側で互いに並列に接続された遅延素子であるＮチ
ャネルトランジスタである。
なお、上記第３図乃至第５図の各出力バッファ回路にお
いて、第１図中と同一部分には同一符号を付している。
いて、第１図中と同一部分には同一符号を付している。
［発明の効果コ
上述したように本発明の出力バッファ回路によれば、出
力反転時のオーバーシェード、アンダーシュート現象お
よび貫通電流を抑制でき、電源を共用する他の素子の誤
動作等の誘発を防止することができる。
力反転時のオーバーシェード、アンダーシュート現象お
よび貫通電流を抑制でき、電源を共用する他の素子の誤
動作等の誘発を防止することができる。
第１図は本発明の出力バッファ回路の一実施例を示す回
路図、第２図（、）および（ｂ）は第１図の回路の伝達
特性および出力電流特性を従来例の回路の特性と対比し
て示す図、第３図乃至第５図はそれぞれ他の実施例を示
す回路図、第６図（、）および第７図乃至第１０図はそ
れぞれ従来の出力バッファ回路を示す回路図、第６図（
ｂ）は同図（ａ）の回路の入出力電圧の一例を示す波形
図である。 １０・・・信号入力ノード、１１・・・第１の遅延回路
、１２・・・第２の遅延回路、１３・・・信号出力ノー
ド、ＩＶｌ、 ＩＶ、 ・ＣＭＯＳインバータ、Ｐ、〜
Ｐ、−Ｐチャネルトランジスタ、Ｎ、〜Ｎ、・・・Ｎチ
ャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 キη電イ１（夜太例 ） （ｂ） 第２図 第３図 第４図 第５図
路図、第２図（、）および（ｂ）は第１図の回路の伝達
特性および出力電流特性を従来例の回路の特性と対比し
て示す図、第３図乃至第５図はそれぞれ他の実施例を示
す回路図、第６図（、）および第７図乃至第１０図はそ
れぞれ従来の出力バッファ回路を示す回路図、第６図（
ｂ）は同図（ａ）の回路の入出力電圧の一例を示す波形
図である。 １０・・・信号入力ノード、１１・・・第１の遅延回路
、１２・・・第２の遅延回路、１３・・・信号出力ノー
ド、ＩＶｌ、 ＩＶ、 ・ＣＭＯＳインバータ、Ｐ、〜
Ｐ、−Ｐチャネルトランジスタ、Ｎ、〜Ｎ、・・・Ｎチ
ャネルトランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 キη電イ１（夜太例 ） （ｂ） 第２図 第３図 第４図 第５図
Claims (3)
- （１）信号入力が直接に入力する第１のＣＭＯＳインバ
ータおよび上記信号入力が遅延回路を経て入力る第２の
ＣＭＯＳインバータを有し、この２段のインバータの各
出力ノードが共通に接続されてなる出力バッファ回路に
おいて、上記遅延回路は第２のＣＭＯＳインバータＰチ
ャネルゲートの入力側およびＮチャネルゲートの入力側
に各対応して第１の遅延回路および第２の遅延回路が別
々に設けられており、この第１の遅延回路の遅延量と第
２の遅延回路の遅延量とが所定の関係を有するように設
定されていることを特徴とする出力バッファ回路。 - （２）前記第１の遅延回路および第２の遅延回路は、そ
れぞれゲートに低レベル側電位が与えられたＰチャネル
トランジスタとゲートに高レベル側電位が与えられたＮ
チャネルトランジスタとが並列接続されてなるＣＭＯＳ
遅延回路であり、第１の遅延回路のＰチャネルトランジ
スタのサイズが第２の遅延回路のＰチャネルトランジス
タのサイズよりも大きく、第２の遅延回路のＮチャネル
トランジスタのサイズが第１の遅延回路のＮチャネルト
ランジスタのサイズよりも大きいことを特徴とする前記
特許請求の範囲第１項記載の出力バッファ回路。 - （３）前記第１の遅延回路は、ゲートに低レベル側電位
が与えられた１個または直列接続あるいは並列接続され
た複数個のＰチャネルトランジスタからなり、前記第２
の遅延回路は、ゲートに高レベル側電位が与えられた１
個または直列接続あるいは並列接続された複数個のＮチ
ャネルトランジスタからなることを特徴とする前記特許
請求の範囲第１項記載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257460A JPH0691454B2 (ja) | 1986-10-29 | 1986-10-29 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257460A JPH0691454B2 (ja) | 1986-10-29 | 1986-10-29 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111720A true JPS63111720A (ja) | 1988-05-17 |
| JPH0691454B2 JPH0691454B2 (ja) | 1994-11-14 |
Family
ID=17306632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257460A Expired - Fee Related JPH0691454B2 (ja) | 1986-10-29 | 1986-10-29 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691454B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210918A (ja) * | 1988-03-10 | 1990-01-16 | Advanced Micro Devices Inc | 時変駆動回路 |
| EP0422391A2 (en) * | 1989-10-10 | 1991-04-17 | International Business Machines Corporation | CMOS driver circuit |
| FR2657476A1 (ja) * | 1990-01-25 | 1991-07-26 | Samsung Electronics Co Ltd |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS60214630A (ja) * | 1984-04-11 | 1985-10-26 | Nec Corp | 相補型ゲ−ト回路 |
-
1986
- 1986-10-29 JP JP61257460A patent/JPH0691454B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5471958A (en) * | 1977-11-21 | 1979-06-08 | Hitachi Ltd | Logical operation unit |
| JPS60214630A (ja) * | 1984-04-11 | 1985-10-26 | Nec Corp | 相補型ゲ−ト回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210918A (ja) * | 1988-03-10 | 1990-01-16 | Advanced Micro Devices Inc | 時変駆動回路 |
| EP0422391A2 (en) * | 1989-10-10 | 1991-04-17 | International Business Machines Corporation | CMOS driver circuit |
| EP0422391A3 (en) * | 1989-10-10 | 1991-07-03 | International Business Machines Corporation | Cmos driver circuit |
| FR2657476A1 (ja) * | 1990-01-25 | 1991-07-26 | Samsung Electronics Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0691454B2 (ja) | 1994-11-14 |
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