JPS6290021A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS6290021A JPS6290021A JP23021585A JP23021585A JPS6290021A JP S6290021 A JPS6290021 A JP S6290021A JP 23021585 A JP23021585 A JP 23021585A JP 23021585 A JP23021585 A JP 23021585A JP S6290021 A JPS6290021 A JP S6290021A
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- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に相補型ＭＯ８）ラ
ンジスタ（以下ＣＭＯ８と記す）構造を有するシュミッ
トトリガ回路に関するものである。
ンジスタ（以下ＣＭＯ８と記す）構造を有するシュミッ
トトリガ回路に関するものである。
一般にＣＭＯ８で構成されるシュミットトリガ回路は、
第３図に示すようにＰチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯ８と記す）・３とＮチャンネル型ＭＯ８）
ランジスタ（以下ＮＭＯ８と記す）・４の直列回路とＰ
ＭＯ８・５とＮＭＯ８・６の直列回路を並列に配置し、
それぞれのドレイン端子Ｄｉ、Ｄ２を接続し前記ドレイ
ン端子・Ｄ２に信号反転用インバータ・１１を介して出
力端子・２が接、読される。前記インバータ・１１の出
力はＰＭＯ８，５及びＮＭＯ８・６のゲートに逼冶弐ね
スヒらｒ培；墨者ｈス （舟ｐｕｎｑ、う及びＮＭＯ８
・４のそれぞれのゲートは入力端子・１に接続されてい
る。
第３図に示すようにＰチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯ８と記す）・３とＮチャンネル型ＭＯ８）
ランジスタ（以下ＮＭＯ８と記す）・４の直列回路とＰ
ＭＯ８・５とＮＭＯ８・６の直列回路を並列に配置し、
それぞれのドレイン端子Ｄｉ、Ｄ２を接続し前記ドレイ
ン端子・Ｄ２に信号反転用インバータ・１１を介して出
力端子・２が接、読される。前記インバータ・１１の出
力はＰＭＯ８，５及びＮＭＯ８・６のゲートに逼冶弐ね
スヒらｒ培；墨者ｈス （舟ｐｕｎｑ、う及びＮＭＯ８
・４のそれぞれのゲートは入力端子・１に接続されてい
る。
上述したシュミットトリガ回路は、入力端子・１に低レ
ベル（０ボルト）の入力電圧が入力すると、ＰＭＯ８・
３がオンし、ＮＭＯ８−４がオフとなるので接続点ＤＩ
、Ｄ２の電位は高レベルとなる。この高レベル電圧は、
インバータ・１１で反転されて低レベルの出力電圧が出
力端子・２から出力されると共に、ＰＭＯ８・５及びＮ
ＭＯ８・６のゲートに印加される。これにより、ＰＭＯ
８・５がオンし、ＮＭＯ８・６がオフして前記低レベル
の出力電圧を安定せしめる。そして入力電圧をＯボルト
から徐々に増加させていくと、Ｄｌ。
ベル（０ボルト）の入力電圧が入力すると、ＰＭＯ８・
３がオンし、ＮＭＯ８−４がオフとなるので接続点ＤＩ
、Ｄ２の電位は高レベルとなる。この高レベル電圧は、
インバータ・１１で反転されて低レベルの出力電圧が出
力端子・２から出力されると共に、ＰＭＯ８・５及びＮ
ＭＯ８・６のゲートに印加される。これにより、ＰＭＯ
８・５がオンし、ＮＭＯ８・６がオフして前記低レベル
の出力電圧を安定せしめる。そして入力電圧をＯボルト
から徐々に増加させていくと、Ｄｌ。
Ｄ２点の電位が低下し始める。さらに入力電圧が上昇し
ＤＩ、Ｄ２点の電位がインバータ・１１のしきい値電圧
よりも低下すると出力電圧が高レベルに反転する。この
高レベル電圧がＰＭＯ８・５及びＮＭＯ８・６のゲート
に印加されるためＰＭＯ８・５がオフしＮＭＯ８・６が
オンして、ＤＩ。
ＤＩ、Ｄ２点の電位がインバータ・１１のしきい値電圧
よりも低下すると出力電圧が高レベルに反転する。この
高レベル電圧がＰＭＯ８・５及びＮＭＯ８・６のゲート
に印加されるためＰＭＯ８・５がオフしＮＭＯ８・６が
オンして、ＤＩ。
Ｄ２点の電位が急激に低下し、前記高レベルの出力電圧
を安定せしめる。この時の入力電圧が上限しきい電圧・
ＶＴ＋となる。
を安定せしめる。この時の入力電圧が上限しきい電圧・
ＶＴ＋となる。
次にこの状態から入力電圧を減少させていくと、ＤＩ、
Ｄ２点の電位が上昇し始める。さらに入力電圧が低下し
Ｄｉ、Ｄ２点の電位がインバータ・１１のしきい値電圧
よりも上昇すると出力電圧が低レベルに反転する。この
低レベル電圧がＰＭＯ８・５及びＮＭＯ８・６のゲート
に印加されるためＰＭＯ８，ｓがオン、ＮＭＯ８・６が
オフしてＤＩ、Ｄ２点の電位が急激に上昇し前記低レベ
ルの出力電圧を安定せしめる。この時の入力電圧が下限
しきい値電圧・ｖＴ″となる。
Ｄ２点の電位が上昇し始める。さらに入力電圧が低下し
Ｄｉ、Ｄ２点の電位がインバータ・１１のしきい値電圧
よりも上昇すると出力電圧が低レベルに反転する。この
低レベル電圧がＰＭＯ８・５及びＮＭＯ８・６のゲート
に印加されるためＰＭＯ８，ｓがオン、ＮＭＯ８・６が
オフしてＤＩ、Ｄ２点の電位が急激に上昇し前記低レベ
ルの出力電圧を安定せしめる。この時の入力電圧が下限
しきい値電圧・ｖＴ″となる。
ここでＶＴ″″ はＰＭＯ８・１のＷ／Ｌ、ＰＭＯ８・
３のＷ／ＬとＮＭＯ８・２のＷ／Ｌによって決まる。一
方、ＶＴ″″＆ｔＰＭＯ８，１のＷ／Ｌ、ＮＭＯ８゜２
のＷ／ＬとＮＭＯ８・４のＷ／Ｌによって決まる。Ｗは
チャンネル幅、Ｌはチャンネル長テある。
３のＷ／ＬとＮＭＯ８・２のＷ／Ｌによって決まる。一
方、ＶＴ″″＆ｔＰＭＯ８，１のＷ／Ｌ、ＮＭＯ８゜２
のＷ／ＬとＮＭＯ８・４のＷ／Ｌによって決まる。Ｗは
チャンネル幅、Ｌはチャンネル長テある。
前記第３図に示すようなシュミットトリガ回路に２いて
、例えばヒステリシス幅ΔＶＴ （：ＶＴ −ＶＴ ）
を犬ぎくしてノイズマージンを大きくしたい時に、ＶＴ
＋ｔ［りｆルｊｉｌｌｌｔ、ＰＭＯＳ −１及ヒＰｒＶ
４０８−３のＷ／Ｌを犬ぎくし、ＮＭＯ８−２のＷ／Ｌ
′ｆｒ：小さくすることになり、 Ｖｙ−を低くする場
合は、ＰＭＯ８・１のＷ／Ｌを小さくり、ＮＭＯ８・２
及びＮＭＯ８・４のＷ／Ｌを大きくすることになる。
、例えばヒステリシス幅ΔＶＴ （：ＶＴ −ＶＴ ）
を犬ぎくしてノイズマージンを大きくしたい時に、ＶＴ
＋ｔ［りｆルｊｉｌｌｌｔ、ＰＭＯＳ −１及ヒＰｒＶ
４０８−３のＷ／Ｌを犬ぎくし、ＮＭＯ８−２のＷ／Ｌ
′ｆｒ：小さくすることになり、 Ｖｙ−を低くする場
合は、ＰＭＯ８・１のＷ／Ｌを小さくり、ＮＭＯ８・２
及びＮＭＯ８・４のＷ／Ｌを大きくすることになる。
すなわち、ＰＭＯ８・１とＮＭＯ８・２の〃がＶＴ
とＶＴ−の両方に関係して３り且つ、相反する条件を要
求するため、ある一定のトランジスタのサイズ内で所望
のしきい値電圧を実現するには極めて困難であった。
とＶＴ−の両方に関係して３り且つ、相反する条件を要
求するため、ある一定のトランジスタのサイズ内で所望
のしきい値電圧を実現するには極めて困難であった。
本発明の目的は、ＣＭＯ８構造を有する集積回路のシュ
ミットトリガ回路の上限しきい値電圧・ＶＴ＋ 及び下
限しきい値電圧・ＶＴ″″ をそれぞれ別の条件によっ
て設定できる手段を備えたことにある。
ミットトリガ回路の上限しきい値電圧・ＶＴ＋ 及び下
限しきい値電圧・ＶＴ″″ をそれぞれ別の条件によっ
て設定できる手段を備えたことにある。
本発明によれば、シュミットトリガ回路に２ける、上限
しきい値電圧を持つ第１入力回路と下限しきい値電圧を
持ち且つ、前記第１入力回路と共通の入力が与えられる
第２入力回路と、ソースとドレインとゲートを有してＳ
つ前記ソースが第１電源に接続されると共に前記ゲート
が前記第１入力回路の出力端子に接続されている第１導
゛ＥＩＬ型の＠ＩＭＯ８）ランジスタと、ソースが第２
電源に接続されゲートが前記第２入力回路の出力端子に
接続されると共にドレインが前記第１ＭＯＳトランジス
タのドレインと共通接続された前記第１導ｖＬ屋と反対
の第２導゛成型の４２Ｍ０Ｓトランジスタによって構成
され、前記共通接続された第２ＭＯＳトランジスタのド
レインから出力信号を得るシュミットトリガ回路を得る
ことができる。
しきい値電圧を持つ第１入力回路と下限しきい値電圧を
持ち且つ、前記第１入力回路と共通の入力が与えられる
第２入力回路と、ソースとドレインとゲートを有してＳ
つ前記ソースが第１電源に接続されると共に前記ゲート
が前記第１入力回路の出力端子に接続されている第１導
゛ＥＩＬ型の＠ＩＭＯ８）ランジスタと、ソースが第２
電源に接続されゲートが前記第２入力回路の出力端子に
接続されると共にドレインが前記第１ＭＯＳトランジス
タのドレインと共通接続された前記第１導ｖＬ屋と反対
の第２導゛成型の４２Ｍ０Ｓトランジスタによって構成
され、前記共通接続された第２ＭＯＳトランジスタのド
レインから出力信号を得るシュミットトリガ回路を得る
ことができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すＣＭＯ８構造を有する
集積回路のシュミットトリガ回路である。
集積回路のシュミットトリガ回路である。
シュミットトリガ回路に８ける上限しきい値電圧、ＶＴ
を持つＰＭＯ８・３とＮＭＯ８・４の直列回路と下
限しきい値電圧・ｖＴ−を持つＰ ｆｌｖｌ ＯＳ・５
とＮＭＯ８・の直列回路を並列に配置し、それぞれのゲ
ートは入力端子１に接続される。Ｐ Ｍ ＯＳ・７のゲ
ートはＰＭＯ８・３とＮ Ｍ ＯＳ・４の直列回路のド
レイン抱子・Ｄｌに接続され、ソースは電源端子・９に
接続される。
を持つＰＭＯ８・３とＮＭＯ８・４の直列回路と下
限しきい値電圧・ｖＴ−を持つＰ ｆｌｖｌ ＯＳ・５
とＮＭＯ８・の直列回路を並列に配置し、それぞれのゲ
ートは入力端子１に接続される。Ｐ Ｍ ＯＳ・７のゲ
ートはＰＭＯ８・３とＮ Ｍ ＯＳ・４の直列回路のド
レイン抱子・Ｄｌに接続され、ソースは電源端子・９に
接続される。
ＮＭＯ８・８のゲートはＰ Ｍ ０８・５とＮＭＯ８・
６の直列回路のドレイン端子・Ｄ２に接続され、ソース
は接地地子・１０に接続され、ドレインはＰＭＯ８・７
のドレインと共通接続されさらに出力端子・２に接続さ
れる。
６の直列回路のドレイン端子・Ｄ２に接続され、ソース
は接地地子・１０に接続され、ドレインはＰＭＯ８・７
のドレインと共通接続されさらに出力端子・２に接続さ
れる。
次に本実施例の動作を説明する。
第１図に８いて入力端子・１に低レベル（０ボルト）の
入力電圧が入力されると、ＰＭＯ８・３とＰ Ｍ ＯＳ
・５がオンし％ＮＭＯ８・４とＮＭＯ８・６がオフとな
るので、接続点ＤＩ、Ｄ２点の電位は共に高レベルとな
る。この高レベル電圧がＰＭＯ８・７とＮＭＯ８・８の
ゲートに印加されるので、ＰＭＯ８・７がオフ、ＮＭＯ
８・８がオン１．出力端子・２には低レベル電圧が出力
される。
入力電圧が入力されると、ＰＭＯ８・３とＰ Ｍ ＯＳ
・５がオンし％ＮＭＯ８・４とＮＭＯ８・６がオフとな
るので、接続点ＤＩ、Ｄ２点の電位は共に高レベルとな
る。この高レベル電圧がＰＭＯ８・７とＮＭＯ８・８の
ゲートに印加されるので、ＰＭＯ８・７がオフ、ＮＭＯ
８・８がオン１．出力端子・２には低レベル電圧が出力
される。
そしてこの状態から入力電圧をＯボルトから徐々に増加
させていき、入力・電圧がＶｒ−まで上がるとＰＭＯ８
・５がオフし、Ｎ ＋’Ａ ＯＳ・６がオンするため、
Ｄ２点の４位は低レベルに々る。この低レベル′岨圧が
Ｎ Ｍ Ｏ８・８のゲートに印加され。
させていき、入力・電圧がＶｒ−まで上がるとＰＭＯ８
・５がオフし、Ｎ ＋’Ａ ＯＳ・６がオンするため、
Ｄ２点の４位は低レベルに々る。この低レベル′岨圧が
Ｎ Ｍ Ｏ８・８のゲートに印加され。
ＮＭＯ８・８はオフする。この時Ａ１点の電位は高レベ
ルで、入力電圧がｖＴ に達するまで高レベル電圧を
保持する。したがって入力電圧がＶｔ−より高く、ＶＴ
より低い時ＰＭＯ８・７゜ＮＭＯ８・８は共にオフ
状態であり、トランジスタの寄生容量には電荷が充電さ
れることなく、出力電圧は低レベルを保持する。そして
入力電圧がＶＴ” Ｋ達ｆるとＰＭＯ８−３ｙｂｘオフ
しＮＭＯＦ３・４がオンするため、Ｄｌ点の電位は低レ
ベルになる。この低レベル電圧がＰＭＯ８・７のゲート
に印加され、ＰＭＯ８・７がオンするので、出力電圧は
低レベルかな高レベルに反転する。
ルで、入力電圧がｖＴ に達するまで高レベル電圧を
保持する。したがって入力電圧がＶｔ−より高く、ＶＴ
より低い時ＰＭＯ８・７゜ＮＭＯ８・８は共にオフ
状態であり、トランジスタの寄生容量には電荷が充電さ
れることなく、出力電圧は低レベルを保持する。そして
入力電圧がＶＴ” Ｋ達ｆるとＰＭＯ８−３ｙｂｘオフ
しＮＭＯＦ３・４がオンするため、Ｄｌ点の電位は低レ
ベルになる。この低レベル電圧がＰＭＯ８・７のゲート
に印加され、ＰＭＯ８・７がオンするので、出力電圧は
低レベルかな高レベルに反転する。
次にこの状態から入力電圧を減少させていきＶＴ＋ ま
で下がると、ＰＭＯ８・３がオフしＮ Ｍ ＯＳ・４が
オンするため、Ｄｌ点の゛４位は高レベルになる。この
高レベル’ｔｌＥがＰＭＯ８・７のゲートに印加され、
ＰＭＯ８・７はオフする。
で下がると、ＰＭＯ８・３がオフしＮ Ｍ ＯＳ・４が
オンするため、Ｄｌ点の゛４位は高レベルになる。この
高レベル’ｔｌＥがＰＭＯ８・７のゲートに印加され、
ＰＭＯ８・７はオフする。
この４０２点の電位は低レベルで、入力電圧がＶ’ｒ−
に下がるまで低レベル電圧を保持する。したがって入力
色土がＶＴ＋より低く、ＶＴ″″ より高い５寺、ＰＭ
Ｏ８・７、Ｎ Ｍ ＯＳ・８は共にオフ状態でｈ９、ト
ランジスタの寄生容量から電荷が放電されることなく、
出力電圧は高レベルを保持する。入力電圧がＶＴ′″
まで下がるとＰＭＯＳ’・５がオンし、ＮＭＯ８・６が
オフするため、Ａ２点の１位は高レベルになる。この高
レベル電圧がＮＭＯ８・８＋７）ゲートに印加さｎｌ、
ＮＭＯ８・８がオンするので、出力゛電圧は高レベルか
ら低レベルに反転する。
に下がるまで低レベル電圧を保持する。したがって入力
色土がＶＴ＋より低く、ＶＴ″″ より高い５寺、ＰＭ
Ｏ８・７、Ｎ Ｍ ＯＳ・８は共にオフ状態でｈ９、ト
ランジスタの寄生容量から電荷が放電されることなく、
出力電圧は高レベルを保持する。入力電圧がＶＴ′″
まで下がるとＰＭＯＳ’・５がオンし、ＮＭＯ８・６が
オフするため、Ａ２点の１位は高レベルになる。この高
レベル電圧がＮＭＯ８・８＋７）ゲートに印加さｎｌ、
ＮＭＯ８・８がオンするので、出力゛電圧は高レベルか
ら低レベルに反転する。
ここでＶＴ はＰＭＯ８・３（７）Ｗ／ＬとＮＭＯ８
・４のＷ／Ｌの比で決まる。一方ＶＴ−はＰＭＯ８・５
のＷ／ＬとＮＭＯ８・６のＷ／Ｌの比によって決まる。
・４のＷ／Ｌの比で決まる。一方ＶＴ−はＰＭＯ８・５
のＷ／ＬとＮＭＯ８・６のＷ／Ｌの比によって決まる。
以上説明したように本発明は、シュミットトリガ回路の
上限しきい値電圧及び下！恨しきい値電圧がそれぞれ別
の条件によって決まるため、所望するしきい値電圧を簡
単に設定でき、また、ノイズマージンを犬きくするため
にヒステリシス幅を広くすることも容易にできる。
上限しきい値電圧及び下！恨しきい値電圧がそれぞれ別
の条件によって決まるため、所望するしきい値電圧を簡
単に設定でき、また、ノイズマージンを犬きくするため
にヒステリシス幅を広くすることも容易にできる。
第１図は本発明のシェミットトリガ回路の実施例を示す
図、第２図は第１図のシスミツトトリガ回路のヒステリ
シス特性を示す図、第３図は従来のシェミットトリガ回
路を示す図である。 １・・・・・・入力端子、２・・・・−・出力端子、３
，５，７・・・・・・ＰチャンネルｇＭＯ８）ランジス
タ、４，６゜８・・・・・・Ｎチャンネル型ＭＯ８）ラ
ンジスタ、９・・・・・・電源端子、１０・・・・・・
接地端子、１１・・・・・・信号反転用インバータ。 代理人 弁理士 内 原 ２ ′町 茅 ＩＵＩＪ ＄２ 図 茅 ３ 図
図、第２図は第１図のシスミツトトリガ回路のヒステリ
シス特性を示す図、第３図は従来のシェミットトリガ回
路を示す図である。 １・・・・・・入力端子、２・・・・−・出力端子、３
，５，７・・・・・・ＰチャンネルｇＭＯ８）ランジス
タ、４，６゜８・・・・・・Ｎチャンネル型ＭＯ８）ラ
ンジスタ、９・・・・・・電源端子、１０・・・・・・
接地端子、１１・・・・・・信号反転用インバータ。 代理人 弁理士 内 原 ２ ′町 茅 ＩＵＩＪ ＄２ 図 茅 ３ 図
Claims (1)
- 第１のしきい値電圧を持つ第１入力回路と第２のしきい
値電圧を持ち且つ、前記第１入力回路の入力信号と共通
の入力が与えられる第２入力回路と、ソースとドレイン
とゲートを有しており前記ソースが第１電源に接続され
ると共に前記ゲートが前記第１入力回路の出力端子に接
続されている第１導電型の第１ＭＯＳトランジスタと、
ソースが第２電源に接続されゲートが前記第２入力回路
の出力端子に接続されると共にドレインが前記第１ＭＯ
Ｓトランジスタのドレインと共通接続された前記第１導
電型と反対の第２導電型の第２ＭＯＳトランジスタによ
って構成され、前記共通接続された第２ＭＯＳトランジ
スタのドレインから出力信号を得ることを特徴とするシ
ュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021585A JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23021585A JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290021A true JPS6290021A (ja) | 1987-04-24 |
| JPH0575205B2 JPH0575205B2 (ja) | 1993-10-20 |
Family
ID=16904368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23021585A Granted JPS6290021A (ja) | 1985-10-15 | 1985-10-15 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290021A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217719A (ja) * | 1988-07-06 | 1990-01-22 | Toshiba Corp | 雑音除去回路 |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US6008679A (en) * | 1995-10-16 | 1999-12-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and semiconductor input system |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244124A (ja) * | 1985-04-22 | 1986-10-30 | エルエスアイ・ロジツク・コ−ポレイシヨン | 高速ｃｍｏｓ出力バツフア |
-
1985
- 1985-10-15 JP JP23021585A patent/JPS6290021A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244124A (ja) * | 1985-04-22 | 1986-10-30 | エルエスアイ・ロジツク・コ−ポレイシヨン | 高速ｃｍｏｓ出力バツフア |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0217719A (ja) * | 1988-07-06 | 1990-01-22 | Toshiba Corp | 雑音除去回路 |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US6008679A (en) * | 1995-10-16 | 1999-12-28 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and semiconductor input system |
| JP2010028244A (ja) * | 2008-07-15 | 2010-02-04 | New Japan Radio Co Ltd | ヒステリシスコンパレータ回路及びそれを用いた遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575205B2 (ja) | 1993-10-20 |
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