JPS6280744A - Ｒａｍの制御回路 - Google Patents
Ｒａｍの制御回路Info
- Publication number
- JPS6280744A JPS6280744A JP60221265A JP22126585A JPS6280744A JP S6280744 A JPS6280744 A JP S6280744A JP 60221265 A JP60221265 A JP 60221265A JP 22126585 A JP22126585 A JP 22126585A JP S6280744 A JPS6280744 A JP S6280744A
- Authority
- JP
- Japan
- Prior art keywords
- write
- input terminal
- ram
- address
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＡＭ （ランダムアクセスメモリＲａｎｄｏ
ｍＡｃｃｅｓｓ Ｍ＠ｍｏｒｙ ）の制御回路に関し、
特に簀込み禁止番地領域を有するＲＡＭの制御回路に関
する。
ｍＡｃｃｅｓｓ Ｍ＠ｍｏｒｙ ）の制御回路に関し、
特に簀込み禁止番地領域を有するＲＡＭの制御回路に関
する。
従来、この種のＲＡＭの制御回路は、ＲＡＭの書込み禁
止領域が論理ゲートで組まｔて選択されるようになって
いた。
止領域が論理ゲートで組まｔて選択されるようになって
いた。
上述した従来のＲＡＭの制御回路は、ＲＡＭの書込み禁
止領域がＲＡＭのアドレスバス線の何本かを入力とした
論理ゲートで組まｎて選択されるので、書込み禁止領域
として不連続に多数箇所を選択すると論理ゲートを数多
く便用ゼーｒるをえなくなシ、部品数が増加してしまう
欠点がある。さらに、書込み禁止領域の変更を行なうた
めには回路パターンと論理ゲートの変更もでざ°゛るを
えなくなる欠点がある。
止領域がＲＡＭのアドレスバス線の何本かを入力とした
論理ゲートで組まｎて選択されるので、書込み禁止領域
として不連続に多数箇所を選択すると論理ゲートを数多
く便用ゼーｒるをえなくなシ、部品数が増加してしまう
欠点がある。さらに、書込み禁止領域の変更を行なうた
めには回路パターンと論理ゲートの変更もでざ°゛るを
えなくなる欠点がある。
本発明のＲＡＭの制御回路は、被制御ＲＡＭのアドレス
バス入力端子とともにアドレスバスに接続されるアドレ
スバス入力端子を持つ書込み禁止番号選択用ＲＡＭと、
このＲＡＭのデータ信号出力端子に接続される書込み禁
止番地信号入力端子および書込み禁止信号線に接続され
る書込み禁止信号入力端子を持ち、これらの入力が特定
データのときに、書込み時、被制御ＲＡＭへのチップセ
レクト信号出力を禁止するチップセレクト制御回路とを
設は九ものである。
バス入力端子とともにアドレスバスに接続されるアドレ
スバス入力端子を持つ書込み禁止番号選択用ＲＡＭと、
このＲＡＭのデータ信号出力端子に接続される書込み禁
止番地信号入力端子および書込み禁止信号線に接続され
る書込み禁止信号入力端子を持ち、これらの入力が特定
データのときに、書込み時、被制御ＲＡＭへのチップセ
レクト信号出力を禁止するチップセレクト制御回路とを
設は九ものである。
ＲＯＭの、被制御ＲＡＭの書込み禁止番地と同一番地に
予め特定データを曹込み、書込み禁止信号入力に特定デ
ータを与えておけば、ＲＡＭの書込み禁止番地がアドレ
ス指定さｎた時に上記ＲＡＭから特定データがチップセ
レクト制御回路に出力さｎ１チップセレクト信号はＲＡ
Ｍへは与えらｎず、書込みは行なわｎない。
予め特定データを曹込み、書込み禁止信号入力に特定デ
ータを与えておけば、ＲＡＭの書込み禁止番地がアドレ
ス指定さｎた時に上記ＲＡＭから特定データがチップセ
レクト制御回路に出力さｎ１チップセレクト信号はＲＡ
Ｍへは与えらｎず、書込みは行なわｎない。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示すチップセレクト制御回路２の回路図である
。
第１図に示すチップセレクト制御回路２の回路図である
。
第１図において、アドレスバス線４が曹込み禁止番地選
択用ＲＯＭ（リードオンリーメモリＲｅｅｄＯｎｌｙ
Ｍｅｍｏｒｙ ：以下単にＲＯＭという）のアドレス
バス入力端子１１と被制御ＲＡＭ３のアドレスバス入力
端子３１に接続され、書込み禁止番地信号線５がＲＯＭ
１のデータ信号出力端子１２とチップセレクト制御回路
（以下単に制御回路という）２の書込み須止番地信号入
力端子２１に接続さｎ％書込み禁止信号線６が制御回路
２の書込み禁止信号入力端子２２に接続さｎ１チツプセ
レクト命令線Ｔが制御回路２のチップセレクト信号入力
端子２３に接続さｎ１チップセレクト信号線８が制御回
路２のチップセレクト信号出力端子２５とＲＡＭ ３の
チップセレクト信号入力端子３２に接続さｎ１書込み信
号線９が制御回路２の書込み信号入力端子２４とＲＡＭ
３の書込み信号入力端子３３に接続されている。
択用ＲＯＭ（リードオンリーメモリＲｅｅｄＯｎｌｙ
Ｍｅｍｏｒｙ ：以下単にＲＯＭという）のアドレス
バス入力端子１１と被制御ＲＡＭ３のアドレスバス入力
端子３１に接続され、書込み禁止番地信号線５がＲＯＭ
１のデータ信号出力端子１２とチップセレクト制御回路
（以下単に制御回路という）２の書込み須止番地信号入
力端子２１に接続さｎ％書込み禁止信号線６が制御回路
２の書込み禁止信号入力端子２２に接続さｎ１チツプセ
レクト命令線Ｔが制御回路２のチップセレクト信号入力
端子２３に接続さｎ１チップセレクト信号線８が制御回
路２のチップセレクト信号出力端子２５とＲＡＭ ３の
チップセレクト信号入力端子３２に接続さｎ１書込み信
号線９が制御回路２の書込み信号入力端子２４とＲＡＭ
３の書込み信号入力端子３３に接続されている。
また第２図において、書込み禁止信号線６が書込み禁止
信号入力端子２２を介して、書込み禁止番地信号線５が
書込み禁止番地信号入力端子２１を介して、書込み信号
線９が書込み信号入力端子２４を介してそれぞｎナンド
（ＮＡＮＤ）ゲート２７の入力端子に接続され、チップ
セレクト命令線Ｔがチップセレクト信号入力端子２３を
介してアンド（ＡＮＤ）ゲート２６の入力端子に接続さ
れ、接続線２Ｂがナントゲート２Ｔの出力端子とアンド
ゲート２６の入力端子とに接続され、チップセレクト信
号線８がチップセレクト信号出力端子２５ｆ：介してア
ンドゲート２６の出力端子に接続されている０ このように構成されたＲＡＭの制御回路の動作について
次に説明する０ 第１図において、ＲＡＭ ３の番地１００と番地２００
についてのみ書込み禁止を実現する動作を一例として説
明する。この場合、ＲＯＭＩの番地１００と番地２００
のデータを１１“ とじ、番地１００と番地２００以外
のデータをすべて％０１とする。また、制御回路２の書
込み禁止信号入力端子２２への書込み禁止信号線６から
の入力を％ＩＪ とし、チップセレクト信号入力端子
２３へのチップセレクト命令線７からの入力を１１“と
する。さらに、畳込み信号入力端子２４．３３への書込
み信号線９からの入力を％１１とする。この時、アドレ
スバス入力端子１１．３１へのアドレスバス線４からの
入力を１００または２００とすると、ＲＯＭ ｌの番地
１００または２００は１１′ ゆえにデータ信号出力端
子１２の出力は％ｌＮ となる。このとき、第２図にお
いてナントゲート２７への３人力はすべて１１”となる
ので、ナントゲート２７の出力はゝ０＃となってアンド
ゲート２６の出力は％０１となシ、チップセレクト信号
入力端子３２へのチップセレクト信号線８からの入力が
１０〃となるのでＲＡＭ３はチップセレクトさｎず、Ｒ
ＡＭ３（７）番地１００’ｌたは２００への書込みは行
なわれない。一方、アドレスバス入力端子１１．３１へ
のアドレスバス線４からの入力を１００または２００以
外とすると、ＲＯＭ１の番地１００または２００以外は
すべてｖＡＯｌゆえにデータ信号出力端子１２の出力は
１ＯＮとなる。このとき、第２図においてナントゲート
２７への１人力が１ＯＮとなるので、ナントゲート２１
の出力は１１〃となる。その結果アンドゲート２６への
入力がすべて′Ａ１′となるのでアンドゲート２６の出
力は１１Ｎとなシ、チップセレクト信号入力端子３２へ
のチップセレクト信号線８からの入力が１１Ｎ となる
のでＲＡＭ３はチップセレクトされ、ＲＡＭ３の番地１
００または２００以外へは薔込みが行なえる。ただし、
書込み禁止信号入力端子２２への書込み禁止信号線６か
らの入力を１０１とすると、第２図のナントゲート２７
の出力がす／ドゲート２７の他の入力の値に関係なく１
１“となるので番地１００または２００の場会でもチッ
プセレクト信号出力２５が％ｌＮとな！り、ＲＡＭ３は
チップセレクトさｎ書込める。
信号入力端子２２を介して、書込み禁止番地信号線５が
書込み禁止番地信号入力端子２１を介して、書込み信号
線９が書込み信号入力端子２４を介してそれぞｎナンド
（ＮＡＮＤ）ゲート２７の入力端子に接続され、チップ
セレクト命令線Ｔがチップセレクト信号入力端子２３を
介してアンド（ＡＮＤ）ゲート２６の入力端子に接続さ
れ、接続線２Ｂがナントゲート２Ｔの出力端子とアンド
ゲート２６の入力端子とに接続され、チップセレクト信
号線８がチップセレクト信号出力端子２５ｆ：介してア
ンドゲート２６の出力端子に接続されている０ このように構成されたＲＡＭの制御回路の動作について
次に説明する０ 第１図において、ＲＡＭ ３の番地１００と番地２００
についてのみ書込み禁止を実現する動作を一例として説
明する。この場合、ＲＯＭＩの番地１００と番地２００
のデータを１１“ とじ、番地１００と番地２００以外
のデータをすべて％０１とする。また、制御回路２の書
込み禁止信号入力端子２２への書込み禁止信号線６から
の入力を％ＩＪ とし、チップセレクト信号入力端子
２３へのチップセレクト命令線７からの入力を１１“と
する。さらに、畳込み信号入力端子２４．３３への書込
み信号線９からの入力を％１１とする。この時、アドレ
スバス入力端子１１．３１へのアドレスバス線４からの
入力を１００または２００とすると、ＲＯＭ ｌの番地
１００または２００は１１′ ゆえにデータ信号出力端
子１２の出力は％ｌＮ となる。このとき、第２図にお
いてナントゲート２７への３人力はすべて１１”となる
ので、ナントゲート２７の出力はゝ０＃となってアンド
ゲート２６の出力は％０１となシ、チップセレクト信号
入力端子３２へのチップセレクト信号線８からの入力が
１０〃となるのでＲＡＭ３はチップセレクトさｎず、Ｒ
ＡＭ３（７）番地１００’ｌたは２００への書込みは行
なわれない。一方、アドレスバス入力端子１１．３１へ
のアドレスバス線４からの入力を１００または２００以
外とすると、ＲＯＭ１の番地１００または２００以外は
すべてｖＡＯｌゆえにデータ信号出力端子１２の出力は
１ＯＮとなる。このとき、第２図においてナントゲート
２７への１人力が１ＯＮとなるので、ナントゲート２１
の出力は１１〃となる。その結果アンドゲート２６への
入力がすべて′Ａ１′となるのでアンドゲート２６の出
力は１１Ｎとなシ、チップセレクト信号入力端子３２へ
のチップセレクト信号線８からの入力が１１Ｎ となる
のでＲＡＭ３はチップセレクトされ、ＲＡＭ３の番地１
００または２００以外へは薔込みが行なえる。ただし、
書込み禁止信号入力端子２２への書込み禁止信号線６か
らの入力を１０１とすると、第２図のナントゲート２７
の出力がす／ドゲート２７の他の入力の値に関係なく１
１“となるので番地１００または２００の場会でもチッ
プセレクト信号出力２５が％ｌＮとな！り、ＲＡＭ３は
チップセレクトさｎ書込める。
以上説明したように本発明は、書込み禁止番地選択用Ｒ
ＯＭの、被制御ＲＡＭの書込み禁止番地と同一番地に特
定のデータを設定し、さらに書込み禁止信号線からの入
力に特定のデータを設定することによ！り、ＲＡＭの書
込み禁止領域を上記ＲＯＭのデータを変えるのみで自由
に設定できる効果がある。
ＯＭの、被制御ＲＡＭの書込み禁止番地と同一番地に特
定のデータを設定し、さらに書込み禁止信号線からの入
力に特定のデータを設定することによ！り、ＲＡＭの書
込み禁止領域を上記ＲＯＭのデータを変えるのみで自由
に設定できる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図のチップセレクト制御回路の回路図である。 １・書・・書込み禁止番地選択用ＲＯＭ、２・・・・チ
ップセレクト制御回路、３・φ・・複利ＮＲＡＭ、４・
拳・φアドレスバスＬ ６・・・＠書込み禁止信号線
、７・・・・チップセレクト命令線、９日・・書込み信
号線、１１．３１・・・・アドレスバス入力端子、１２
・・・・データ信号出力端子、２１・・・拳瞥込み禁止
番地信号入力端子、２２目・・書込み禁止信号入力端子
、２３，３２・争・拳チップセレクト信号入ヵ端子、２
４，３３・・・・書込み信号入力端子、２５・・・拳チ
ップセレクト信号出力端子。
第１図のチップセレクト制御回路の回路図である。 １・書・・書込み禁止番地選択用ＲＯＭ、２・・・・チ
ップセレクト制御回路、３・φ・・複利ＮＲＡＭ、４・
拳・φアドレスバスＬ ６・・・＠書込み禁止信号線
、７・・・・チップセレクト命令線、９日・・書込み信
号線、１１．３１・・・・アドレスバス入力端子、１２
・・・・データ信号出力端子、２１・・・拳瞥込み禁止
番地信号入力端子、２２目・・書込み禁止信号入力端子
、２３，３２・争・拳チップセレクト信号入ヵ端子、２
４，３３・・・・書込み信号入力端子、２５・・・拳チ
ップセレクト信号出力端子。
Claims (1)
- 被制御ＲＡＭのアドレスバス入力端子と共にアドレスバ
スに接続されるアドレスバス入力端子およびデータ信号
出力端子を持つ書込み禁止番地選択用ＲＯＭと、前記Ｒ
ＯＭのデータ信号出力端子に接続される書込み禁止番地
信号入力端子、書込み禁止信号線に接続される書込み禁
止信号入力端子、チップセレクト命令線に接続されるチ
ップセレクト信号入力端子、被制御ＲＡＭの書込み信号
入力端子とともに書込み信号線に接続される書込み信号
入力端子および被制御ＲＡＭのチップセレクト信号入力
端子に接続されるチップセレクト信号出力端子を持ち、
書込み信号入力時、書込み禁止番地信号入力および書込
み禁止信号入力が特定データであるときにチップセレク
ト命令線からのチップセレクト信号の被制御ＲＡＭへの
出力を禁止するチップセレクト制御回路とを備えたこと
を特徴とするＲＡＭの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221265A JPS6280744A (ja) | 1985-10-04 | 1985-10-04 | Ｒａｍの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60221265A JPS6280744A (ja) | 1985-10-04 | 1985-10-04 | Ｒａｍの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6280744A true JPS6280744A (ja) | 1987-04-14 |
Family
ID=16764064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221265A Pending JPS6280744A (ja) | 1985-10-04 | 1985-10-04 | Ｒａｍの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6280744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230443A (ja) * | 1989-01-12 | 1990-09-12 | General Instr Corp | メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ |
| JPH05173474A (ja) * | 1991-12-25 | 1993-07-13 | Matsushita Electric Ind Co Ltd | 移動体の現在位置表示方法 |
-
1985
- 1985-10-04 JP JP60221265A patent/JPS6280744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02230443A (ja) * | 1989-01-12 | 1990-09-12 | General Instr Corp | メモリに蓄積されたデータの変更が阻止される安全確保集積回路チップ |
| JPH05173474A (ja) * | 1991-12-25 | 1993-07-13 | Matsushita Electric Ind Co Ltd | 移動体の現在位置表示方法 |
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