JPS6226738B2 - - Google Patents
Info
- Publication number
- JPS6226738B2 JPS6226738B2 JP56177406A JP17740681A JPS6226738B2 JP S6226738 B2 JPS6226738 B2 JP S6226738B2 JP 56177406 A JP56177406 A JP 56177406A JP 17740681 A JP17740681 A JP 17740681A JP S6226738 B2 JPS6226738 B2 JP S6226738B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- terminal
- cpu
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
この発明は、マイクロコンピユータの異常動
作、すなわち暴走時に、そのメモリ回路のメモリ
の内容が破壊されないようメモリの保護を行うメ
モリ保護回路に関するものである。
作、すなわち暴走時に、そのメモリ回路のメモリ
の内容が破壊されないようメモリの保護を行うメ
モリ保護回路に関するものである。
従来のマイクロコンピユータシステムの要部の
概念図は第１図に示すようなものである。この図
において、１はCPU（中央処理装置）で、アド
レスバス２、データバス３、メモリリード信号
（以下、MEMR信号と称す）４、メモリライト信
号（以下、MEMW信号と称す）５、入出力リー
ド信号（以下、Ｉ／QR信号と称す）６、入出力
ライト信号（以下、Ｉ／QW信号と称す）７等の
信号を出力し、書込み読出し可能なメモリ８（以
下、RAMメモリと称す）と図のように接続され
ている。９は前記RAMメモリ８のチツプセレク
ト信号（以下、CS信号と称す）で、RAMメモリ
ICが複数個存在する場合に、アドレスバス２の
上位ビツトをデコード（図示せず）してセレクト
する信号である。RAMメモリ８の読出しは、ア
ドレスバス２とCS信号９により該当するメモリ
アドレスを選択し、MEMR信号４を出力する
と、該当メモリアドレスのデータがデータバス３
に出力されてくる。これをCPU１に読み取るこ
とにより行われる。RAMメモリ８の書込みは、
アドレスバス２とCS信号９により該当するメモ
リアドレスを選択し、CPU１よりデータバス３
にデータを出力し、MEMW信号５を出力する
と、データバス３上のデータが該当メモリアドレ
スのメモリに書き込まれることにより行われる。
概念図は第１図に示すようなものである。この図
において、１はCPU（中央処理装置）で、アド
レスバス２、データバス３、メモリリード信号
（以下、MEMR信号と称す）４、メモリライト信
号（以下、MEMW信号と称す）５、入出力リー
ド信号（以下、Ｉ／QR信号と称す）６、入出力
ライト信号（以下、Ｉ／QW信号と称す）７等の
信号を出力し、書込み読出し可能なメモリ８（以
下、RAMメモリと称す）と図のように接続され
ている。９は前記RAMメモリ８のチツプセレク
ト信号（以下、CS信号と称す）で、RAMメモリ
ICが複数個存在する場合に、アドレスバス２の
上位ビツトをデコード（図示せず）してセレクト
する信号である。RAMメモリ８の読出しは、ア
ドレスバス２とCS信号９により該当するメモリ
アドレスを選択し、MEMR信号４を出力する
と、該当メモリアドレスのデータがデータバス３
に出力されてくる。これをCPU１に読み取るこ
とにより行われる。RAMメモリ８の書込みは、
アドレスバス２とCS信号９により該当するメモ
リアドレスを選択し、CPU１よりデータバス３
にデータを出力し、MEMW信号５を出力する
と、データバス３上のデータが該当メモリアドレ
スのメモリに書き込まれることにより行われる。
しかるに、上記従来の構成では、CPU１が異
常動作、すなわち暴走動作を起こした場合、前記
メモリ書込み動作により意図しないアドレスに、
意図しないデータが勝手に書き込まれて、メモリ
内容が破壊されてしまう。
常動作、すなわち暴走動作を起こした場合、前記
メモリ書込み動作により意図しないアドレスに、
意図しないデータが勝手に書き込まれて、メモリ
内容が破壊されてしまう。
演算や制御のための定数を、RAMメモリ８に
書き込んで、これに基づき演算制御を行うマイク
ロコンピユータシステムで、かかる暴走を生じる
と、復旧時にあらためて定数を書き込まないと再
運転ができないため、復旧手順が非常に煩雑であ
つた。ましてやそのシステムが大規模である場合
は、定数の点数も数百点以上に及ぶことが多く、
再設定に要する時間も相当長時間にわたることが
多かつた。
書き込んで、これに基づき演算制御を行うマイク
ロコンピユータシステムで、かかる暴走を生じる
と、復旧時にあらためて定数を書き込まないと再
運転ができないため、復旧手順が非常に煩雑であ
つた。ましてやそのシステムが大規模である場合
は、定数の点数も数百点以上に及ぶことが多く、
再設定に要する時間も相当長時間にわたることが
多かつた。
この発明は、かかる欠点にかんがみてなされた
もので、CPUが暴走を生じても、定数を書き込
むRAMメモリのデータが破壊されないよう構成
されたメモリ保護回路を提供することを目的とす
る。以下、この発明について説明する。
もので、CPUが暴走を生じても、定数を書き込
むRAMメモリのデータが破壊されないよう構成
されたメモリ保護回路を提供することを目的とす
る。以下、この発明について説明する。
第２図はこの発明の一実施例を示すもので、イ
ンテル8085A系のマイクロコンピユータシステム
における概略回路図である。この図において、１
０は定数を設定し記憶するRAMメモリである。
これは、CPU（図示せず）とアドレスバス１
１、データバス１２、MEMR信号１３と接続さ
れ、MEMW信号１４はゲート回路１５を介して
接続される。このゲート回路１５はＤフリツプフ
ロツプ１６の出力（Ｑ）に接続され、Ｄフリツプ
フロツプ１６のＤ端子は、運転／設定スイツチ１
７とインバータ回路１８に接続される。運転／設
定スイツチ１７は、ONのとき設定モード、OFF
のとき運転モードである。また、Ｄフリツプフロ
ツプ１６のＴ端子は、CPU１のアドレスラツチ
イネイブル信号（以下、ALE信号と称す）１９
に接続される。
ンテル8085A系のマイクロコンピユータシステム
における概略回路図である。この図において、１
０は定数を設定し記憶するRAMメモリである。
これは、CPU（図示せず）とアドレスバス１
１、データバス１２、MEMR信号１３と接続さ
れ、MEMW信号１４はゲート回路１５を介して
接続される。このゲート回路１５はＤフリツプフ
ロツプ１６の出力（Ｑ）に接続され、Ｄフリツプ
フロツプ１６のＤ端子は、運転／設定スイツチ１
７とインバータ回路１８に接続される。運転／設
定スイツチ１７は、ONのとき設定モード、OFF
のとき運転モードである。また、Ｄフリツプフロ
ツプ１６のＴ端子は、CPU１のアドレスラツチ
イネイブル信号（以下、ALE信号と称す）１９
に接続される。
定数の設定を行う際には、運転／設定スイツチ
１７を設定モード、すなわちONにする。する
と、Ｄフリツプフロツプ１６のＤ端子は“Ｈ”レ
ベルとなるため、ALE信号１９によりＴ端子が
トリガされると、その出力Ｑは“Ｈ”レベルとな
り、ゲート回路１５は開状態となる。ここで定数
を記憶するメモリアドレスをアドレスバス１１に
出力し、記憶したＮ定数のデータをデータバス１
２に出力してMEMW信号１４を出力すると、こ
の出力信号はゲート回路１５を通過してRAMメ
モリ１０に到達し、前記データを該当するアドレ
スに書き込む。ALE信号１９は命令のマシンサ
イクルの先頭にある信号であるため、前記の動作
手順を円滑に行うことができる。
１７を設定モード、すなわちONにする。する
と、Ｄフリツプフロツプ１６のＤ端子は“Ｈ”レ
ベルとなるため、ALE信号１９によりＴ端子が
トリガされると、その出力Ｑは“Ｈ”レベルとな
り、ゲート回路１５は開状態となる。ここで定数
を記憶するメモリアドレスをアドレスバス１１に
出力し、記憶したＮ定数のデータをデータバス１
２に出力してMEMW信号１４を出力すると、こ
の出力信号はゲート回路１５を通過してRAMメ
モリ１０に到達し、前記データを該当するアドレ
スに書き込む。ALE信号１９は命令のマシンサ
イクルの先頭にある信号であるため、前記の動作
手順を円滑に行うことができる。
この場合、命令の最初の信号であるALE信号
１９により運転／設定スイツチ１７の状態をラツ
チし、これによりゲート回路１５を開状態にする
ので、CPUの動作中に運転／設定スイツチ１７
を切り換えると、切り換えた時のスイツチ動作は
有効ではなく、切り換えた状態から最初に来る
ALE信号１９でその状態がフリツプフロツプ１
６でラツチされ、それ以降切り換えた状態が有効
になる。このため、中途半端なメモリ書込み信号
が出力されることがない。
１９により運転／設定スイツチ１７の状態をラツ
チし、これによりゲート回路１５を開状態にする
ので、CPUの動作中に運転／設定スイツチ１７
を切り換えると、切り換えた時のスイツチ動作は
有効ではなく、切り換えた状態から最初に来る
ALE信号１９でその状態がフリツプフロツプ１
６でラツチされ、それ以降切り換えた状態が有効
になる。このため、中途半端なメモリ書込み信号
が出力されることがない。
設定動作を行わないときは、運転／設定スイツ
チ１７を運転モード、すなわちOFFとする。す
るとＤフリツプフロツプ１６のＤ端子は“Ｌ”レ
ベルとなるため、ALE信号１９によりＴ端子が
トリガされると、その出力Ｑは“Ｌ”レベルとな
り、ゲート回路１５は閉状態となる。したがつ
て、MEMW信号１４はゲート回路１５で阻止さ
れて、RAMメモリ１０に到達しない。このた
め、データの書込みはできない。しかしながら、
MEMR信号１３には、かかる回路は設けられて
いないために、運転／設定スイツチ１７のモード
にかかわりなく自由に読出しが行える。
チ１７を運転モード、すなわちOFFとする。す
るとＤフリツプフロツプ１６のＤ端子は“Ｌ”レ
ベルとなるため、ALE信号１９によりＴ端子が
トリガされると、その出力Ｑは“Ｌ”レベルとな
り、ゲート回路１５は閉状態となる。したがつ
て、MEMW信号１４はゲート回路１５で阻止さ
れて、RAMメモリ１０に到達しない。このた
め、データの書込みはできない。しかしながら、
MEMR信号１３には、かかる回路は設けられて
いないために、運転／設定スイツチ１７のモード
にかかわりなく自由に読出しが行える。
ここで、運転モードのときにCPUが暴走する
と、MEMW信号１４は前記のようにゲート回路
１５で阻止されるから、意図しないアドレスに、
意図しないデータが書き込まれてメモリ内容にい
たることはない。
と、MEMW信号１４は前記のようにゲート回路
１５で阻止されるから、意図しないアドレスに、
意図しないデータが書き込まれてメモリ内容にい
たることはない。
もちろん、設定モードのときにCPUが暴走し
た場合は、MEMW信号１４がゲート回路１５を
通過するから、この場合はメモリ内容が破壊され
ることがあるが、通常、定数をひんぱんに設定変
更することは少なく、したがつて、設定中に
CPUが暴走する確率は極めて少ない。したがつ
て、暴走によりメモリ内容が破壊される確率は、
従来に比して極めて少なくなる。
た場合は、MEMW信号１４がゲート回路１５を
通過するから、この場合はメモリ内容が破壊され
ることがあるが、通常、定数をひんぱんに設定変
更することは少なく、したがつて、設定中に
CPUが暴走する確率は極めて少ない。したがつ
て、暴走によりメモリ内容が破壊される確率は、
従来に比して極めて少なくなる。
なお、この発明は、インテル8085系、モトロー
ラ6800系、RCACD1800系等の他のマイクロコン
ピユータシステムでも同様に行うことが可能であ
る。
ラ6800系、RCACD1800系等の他のマイクロコン
ピユータシステムでも同様に行うことが可能であ
る。
以上詳細に説明したように、この発明は、設定
可能信号の発生手段と、前記設定可能信号の印加
により開きメモ書込み信号を通過させるゲート回
路と、前記メモリ書込み信号がメモリ書込み端子
に加えられたとき、書込み可能となる読出し書込
み可能メモリとで構成したので、メモリに記憶し
た定数データが、CPUの暴走により破壊される
確率を極めて少なくでき、従来の欠点を大幅に除
去できる効果を有するものである。
可能信号の発生手段と、前記設定可能信号の印加
により開きメモ書込み信号を通過させるゲート回
路と、前記メモリ書込み信号がメモリ書込み端子
に加えられたとき、書込み可能となる読出し書込
み可能メモリとで構成したので、メモリに記憶し
た定数データが、CPUの暴走により破壊される
確率を極めて少なくでき、従来の欠点を大幅に除
去できる効果を有するものである。
そして、設定可能信号の発生手段を、運転／設
定スイツチと、この運転／設定スイツチがＤ入力
端子に接続され、CPUのアドレスラツチイネイ
ブル信号がＴ端子に接続され、Ｑ端子がゲート回
路に接続されるＤフリツプフロツプとで構成した
ので、CPUの動作中に運転／設定スイツチを切
り換えても、切り換えた時のスイツチ動作は有効
でなく、それ以降切り換えた状態が有効になり、
そのため中途半端なメモリ書込み信号が出力され
ることがない利点がある。
定スイツチと、この運転／設定スイツチがＤ入力
端子に接続され、CPUのアドレスラツチイネイ
ブル信号がＴ端子に接続され、Ｑ端子がゲート回
路に接続されるＤフリツプフロツプとで構成した
ので、CPUの動作中に運転／設定スイツチを切
り換えても、切り換えた時のスイツチ動作は有効
でなく、それ以降切り換えた状態が有効になり、
そのため中途半端なメモリ書込み信号が出力され
ることがない利点がある。
第１図は従来のマイクロコンピユータシステム
の主要部の概念図、第２図はこの発明の一実施例
の概略回路図である。 図中、１０はRAMメモリ、１１はアドレスバ
ス、１２はデータバス、１３はMEMR信号、１
４はMEMW信号、１５はゲート回路、１６はＤ
フリツプフロツプ、１７は運転／設定スイツチ、
１８はインバータ回路、１９はALE信号であ
る。
の主要部の概念図、第２図はこの発明の一実施例
の概略回路図である。 図中、１０はRAMメモリ、１１はアドレスバ
ス、１２はデータバス、１３はMEMR信号、１
４はMEMW信号、１５はゲート回路、１６はＤ
フリツプフロツプ、１７は運転／設定スイツチ、
１８はインバータ回路、１９はALE信号であ
る。
Claims (1)
- １ 設定可能信号の発生手段と、前記設定可能信
号の印加により開きメモリ書込み信号を通過させ
るゲート回路と、前記メモリ書込み信号がメモリ
書込み端子に加えられたとき、書込み可能となる
読出し書込み可能メモリとからなり、さらに、前
記設定可能信号の発生手段を、運転／設定スイツ
チと、この運転／設定スイツチがＤ入力端子に接
続され、CPUのアドレスラツチイネイブル信号
がＴ端子に接続され、Ｑ端子がゲート回路に接続
されるＤフリツプフロツプとで構成したことを特
徴とするメモリ保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177406A JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177406A JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880200A JPS5880200A (ja) | 1983-05-14 |
| JPS6226738B2 true JPS6226738B2 (ja) | 1987-06-10 |
Family
ID=16030369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56177406A Granted JPS5880200A (ja) | 1981-11-04 | 1981-11-04 | メモリ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880200A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266301U (ja) * | 1985-10-14 | 1987-04-24 | ||
| JPS62138258U (ja) * | 1986-02-26 | 1987-08-31 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5297032U (ja) * | 1976-01-19 | 1977-07-20 | ||
| JPS5379417A (en) * | 1976-12-24 | 1978-07-13 | Nec Corp | Protection system for memory content |
-
1981
- 1981-11-04 JP JP56177406A patent/JPS5880200A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880200A (ja) | 1983-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6122828B2 (ja) | ||
| GB888732A (ja) | ||
| US4460972A (en) | Single chip microcomputer selectively operable in response to instructions stored on the computer chip or in response to instructions stored external to the chip | |
| JPS61182160A (ja) | デ−タ処理装置 | |
| US4649476A (en) | Microcomputer having an internal address mapper | |
| JPS6042966B2 (ja) | デ−タ処理システム | |
| JPS6226738B2 (ja) | ||
| JPS6362778B2 (ja) | ||
| JPS62286143A (ja) | 半導体記憶装置 | |
| JPH01232452A (ja) | ワンチッププロセッサ | |
| JPH0227596A (ja) | 半導体メモリ | |
| JPS595496A (ja) | メモリプロテクト方式 | |
| JPS6140652A (ja) | メモリの書込み保護方法及び回路 | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| KR940006823B1 (ko) | 메모리 라이트 보호회로 | |
| JP2619671B2 (ja) | メモリ制御回路 | |
| JPS60112148A (ja) | メモリ装置 | |
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH06139084A (ja) | 情報処理装置 | |
| JPS6280744A (ja) | Ｒａｍの制御回路 | |
| JPS60189043A (ja) | プロセツサ | |
| JPH02178836A (ja) | 中央演算処理装置 | |
| JPH03273349A (ja) | アクセス制御方式 | |
| JPH0512175A (ja) | 周辺制御装置 | |
| JPH04112233A (ja) | マイクロコンピュータ |