JPS6276533A

JPS6276533A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPS6276533A
Application number: JP21451285A
Authority: JP
Inventors: Taeko Nakada; 中田　妙子; Makoto Noda; 誠野田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-30
Filing date: 1985-09-30
Publication date: 1987-04-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体集積回路装置及びその製造方法に関し、
特に高速動作を必要とする論理大規模集積回路に使用さ
れるものである。

〔発明の技術的背景〕

周知の如く、ＭｏＳトランジスタで構成される論理大規
模集積回路では、一般に機能ゲート部に要するいわゆる
配線領域の方が圧倒的に大きい。

即ち、この配線領域の論理大規模集積回路に占める割合
いは、６０〜７０％にもなる。そして、１チツプに集積
されるゲート数が増大するにつれて、配Ｆ１１総数及び
平均配線長が増大し、配ＦＡ領域は肥人生して行く。そ
こで、かかる配ＦＡＩ域の増大によるチップサイズの拡
大及び平均配線長の増大に対づる対応策として多層メタ
ル配線プロセスがとられ、このプロセスは配線に柔軟性
、自由度を与えることから、電子計算様支援によるカス
タムＬＳＩの設計に広く用いられている。その例として
は、ゲートアレイやスタンダードセルによる自Ｄ　Ｆ、
Ｕ計が挙げられる。ゲートアレイでは、ゲート間接続に
固定された配線領域内で第１層へ２と第２層へ２を用い
て配線が行われる。一方、スタンダードセル方式も同様
であるが、二つのＡｊ２配線の他に多結晶シリコンの配
線層が加わることもある。

ところで、多層メタル配線技術は論理ＬＳＩに４５ｉプ
る配線の自由度を与え、配線領域の縮小化をもたらすが
、現在の典型的なＣＭＯＳプロセス（２，０−ルール）
でのゲートアレイあるいはスタンダードセル方式のＬＳ
Ｉの１ネツト当たりの平均配線長は２ｍに達する。今、
この配線とシリコン基板の間の配、！容量を平行平板モ
デルで求めてみる。ここで、絶縁膜としての二酸化シリ
コンの比誘電率εｒ＝３．９、膜厚を１．０ｕＩｒｔ１
配線幅を２−１配線長を２ｍとすれば、配線容量Ｃｍは
約０．１４１）Ｆとなる。一方、平均ファン・アウト数
を３とし、ゲート酸化膜厚を５００人、ゲート幅を２．
０譚、Ｐチャネルトランジスタ及びＮチャネルトランジ
スタの総ゲート長を８０ｙｎと設定してゲート容ｆｆｉ
　Ｃａを近似的に求めてみると、Ｃａ＝０．１１ｐＦと
なる。この例でもわかるように一つのゲートの総負荷容
量の内、配線容量の占める割合いは約６０％と大きい。

しかるに、ゲートの総負荷容量中で配線容量の占める割
合いはＭＯＳ集積回路で２次元的あるいは３次元的のス
ケーリングが行われても変わらず、ゲート遅延の支配的
要因となる。ここで、論理Ｌ３１を高速化するためには
、上述の配線容量を低減することが重要となる。そして
、配線長が一定の場合、配線容量を低減させる方法とし
ては、■、絶縁基板上に素子を構成づる事。

■、シリコン基板と配線間の絶縁膜を厚くする事等の方
法が挙げられる。

（発明の技術的背景〕前記■の代表的な例としては、サファイア基板を使用す
るＳＯＳ　＜シリコン・オン・サファイア）構造のデバ
イスがある。しかしながら、この技術は配線容量を減ら
すために極めて有効な技術であるが、サファイア基板が
高価なため一般的でない。

そこで、安価なシリコン基板を使用して製造されるＩＶ
ＩＯ３ＬｓＩに限って配線容量を低減化させる方法を挙
げると、前述の■となる。しかし、■の方法の場合、以
下に詳述する問題点を有する。

従来技術でシリコンゲートのＭＯＳ　　ＬＳＩを製造す
る際、素子分離力としてコブシナ−法、あるいはＬＯＧ
Ｏ８と呼ばれる選択酸化法が使われる。

この方法は、ＭＯＳトランジスタのソース、ドレイン領
域及びゲート領域を耐酸化膜で覆って配線領域どなる素
子間領域を選択的に熱酸化することで二酸化シリコンの
絶縁膜（シリコン酸化膜）を成長させるものである。こ
の酸化膜の膜厚は、酸化時間と酸化温度を調整すること
で厚くすることができ、基板と酸化膜上の配線体との静
電容量を低減させる事ができる。しかし、この酸化膜厚
を厚くすると、バーズビークと呼ばれる素子領域への酸
化膜の食込みが大きくなり、素子領域を狭める事になる
。逆に、素子領域間隔を狭めて高集積化をはかろうとす
ると、バーズ・ピークを押え込むことが必要となり、酸
化膜を厚くできなくなる。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、集積度を損
うことなく所定の領域のフィールド醸化膜のみ厚く形成
し、このフィールド酸化膜上の配線と半導体基板間の静
電容量を低減できる半辱体集積回路装置及びその製造方
法を提供することを目的とする。

〔発明の概要〕

本願第１の発明は、ＭＯＳ　ｌ−ランジスタ群が配量さ
れる素子領域部に半導体基板と接する底面が浅い第１の
フィールド酸化膜を設けるとともに、前記基板と接する
底面が第１のフィールド酸化膜の底面より深い第２のフ
ィールド酸化膜を航記第１フイールド酸化膜と一体的に
設けることを特徴とするもので、素子の集積度を損うこ
となく第２のフィールド酸化膜の膜厚を厚くするととも
に、この上の配線と半導体基板間の静電容量の低減を図
ったことを骨子とする。

本願第２の発明は、半導体基板にＭＯＳトランジスタ群
が配置される素子領域部全体を覆う第１の耐酸化膜を形
成する工程と、この第１の耐酸化膜をマスクとして前記
半導体基板を選択的にエツチング除去する工程と、この
耐酸化膜をマスクとして酸化を行なう工程と、前記第１
の耐酸化膜を剥離する工程と、前記ＭｏＳトランジスタ
のソース・ドレイン・ゲート部を覆う第２の耐酸化膜を
形成する工程と、この第２の耐酸化膜をマスクとして再
度酸化を行い、前記素子領域部に前記基板と接する底面
が浅い第１のフィールド酸化膜を形成するとともに、前
記基板と接する底面が前記第１のフィールド酸化膜の底
面より深い第２のフィールド酸化膜を前記第１のフィー
ルド酸化膜と一体的に形成する工程とを具備することを
特徴とするもので、これにより本願第１の発明と同様な
効果を得ることを図ったものである。

〔発明の実施例）以下、本発明の一実施例を第１図（ａ）〜（ｅ）、第２
図及び第３図を参照して説明する。

（１）まず、例えばＰ型のシリコン基板１上に、第１の
耐酸化膜としてのシリコン窒化膜２をＭｏＳトランジス
タ群が配置される素子領域部３全体を覆うように形成し
た。つづいて、前記シリコン窒化膜２をマスクとして前
記基板１を選択的図である。なお、前記素子領域部３は
、具体的には例えばゲートアレイあるいはスタンダード
・セル方式で設計されたＭＯＳ　　ＬＳＩの論理ゲート
が配列される領域である。また、図において、４は前記
素子領域部３同志間に位置する配線領域、５（口印）は
後工程で形成される第１八２配線６と第２Ａｆｌ配線７
を接続するためのスルーホール、８（×印）は後工程で
形成される第１Ａ、Ｃ配線６と多結晶シリコンからなる
配線９を接続するコンタクトホール、１０は後工程で形
成される拡散領域である。次いで、前記シリコン窒化膜
２をマスクとして前記基板１を熱酸化し、フィールド酸
化膜１１を形成した（第１図（ｂ）図示）。更に、前記
シリコン窒化膜２を剥離し、基板表面を平坦化した後、
素子領域部３のＭＯＳトランジスタのソース・ドレイン
・ゲート部（素子領域）３ａを覆う第２の耐酸化膜とし
てのシリコン窒化膜１２かる後、前記シリコン窒化膜１
２をマスクとして再度熱酸化を行なった。この結果、素
子領域部３には、前記基板１と接する底面が浅い第１の
フィールド酸化膜１３ａが形成された。一方、配線領Ｖ
ｉ４には、前記基板１と接する底面が前記第１のフィー
ルド酸化１１３ａの底面と比べて深いフィールド酸化ｇ
！１３ｂが第１のフィールド酸化膜１３ａと一体的に形
成されたく第１図（ｄ）図示）。

以下、シリコン窒化膜１２を剥離した後、常法により、
露出する前記基板１上にゲート酸化膜１５を介して多結
晶シリコンからなるゲート電極１６を形成するとともに
、厚いフィールド酸化膜１３上に多結晶シリコンからな
る配線１７を形成し、更に前記基板１にＮ＋型のソース
・ドレイン領域１８．１９を形成し、半導体集積回路装
置を製造した（第１図（ｅ）図示）。

本発明方法によれば、第１図（ｂ）の工程でＭＯＳトラ
ンジスタ群が配置される素子領域部３全体を覆うシリコ
ン窒化膜２をマスクとして熱酸化を（テなうとともに、
第１図（ｄ＞の工程でＭ　ＯＳ　ｌ−ランジスタのソー
ス・ドレイン・ゲート部（素子領域）３ａを覆うシリコ
ン窒化膜１２をマスクとして再度熱酸化を行なうことに
より、素子領域部３では基板１と接する底面が浅い第１
のフィールド酸化膜１３　ａが形成され、かつ配線領Ｉ
ｔ１．４では基板１と接する底面が第１のフィールド醇
化Ｈ９１３ａのそれと比べ深い第２のフィールド酸化膜
１３ｂが形成される。その結果、第２のフィールド酸化
膜１３ｂを厚く形成して第２のフィ−ルド酸化膜１３ｂ
上の配線１７とシリコン基板１間の静電容量を低減でき
、論理ＬＳＩの高速動作を川面としている。

また、索子領域部３においてはフィールド酸化膜１３ａ
の膜厚が薄くなってバーズご−クが大きくなることを回
避し、集積度を損うことがない。

つまり、従来第４図に示す如くフィールド酸化膜２１は
大部分が一様に厚く形成され、素子領域２２との境界近
傍のみフィールド酸化の影響でソース・ドレイン領域に
放物線状の大きな食込み部２３が生じる。これに対し、
本発明によれば、第５図に示す如く配線領域４では膜厚
が厚い第２のフィールド酸化ｇ１１３ｂが形成されるが
、素子領域部３では膜厚が薄い第１のフィールド酸化膜
１３ａが形成され、該第１のフィールド酸化膜１３ａの
食込み部３１は従来と比べ著しく小さくなる。

更に、配線領域４のシリコン基板１をエツチングした後
、熱酸化を行なっているため、素子領域部３の第１のフ
ィールド酸化１１３ａの上面と、配線領域４の第２のフ
ィールド酸化膜１３ｔ）の上面を略同−面できる。従っ
て、素第１、第２のフィールド酸化膜１３ａ、１３ｂの
夫々の上面の境界にあける段差もほとんどなく、配線１
７の加工に悪影響を与えない。

本発明に係る半導体集積回路装置は、第１図（ｅ）に示
す如く、素子領域部３には基板１と接する底面が浅い第
１のフィールド酸化１０１３ａを設け、かつ配線領域４
には基板１と接する底面が前記第１のフィールド酸化膜
１３ａのそれと比べ深い第２のフィールド酸化膜１３ｂ
を第１のフィールド酸化膜１３ａと一体的に設けた構造
となっている。従って、前述した如く集積度を損うこと
なく、第２のフィールド酸化膜１３上の配線１７と前記
基板１間の静電容量を低減できる。

〔発明の効果〕

以上詳述した如く本発明によれば、集積度を損うことな
く所定の領域のフィールド酸化膜の膜厚を厚くし、この
フィールド酸化膜上の配線と半導体基板間の静電容量を
低減できる半導体集積回路装置及びその製造方法を提供
できる。

【図面の簡単な説明】

第１図（ａ）〜（ｅ）は本発明一実施例に係る半導体集
積回路装置の製造方法を工程順に示す断面図、第２図は
第１図（ａ）の縮小平面図、第３図は第１図（Ｃ）の縮
小平面図、第４図は従来の半導体集積回路装置の問題点
の説明図、第５図は本発明の半導体集積回路装置の長所
の説明図である。１・・・Ｐ型のシリコン基板、２．１２・・・シリコン
窒化膜（耐酸化膜）、３・・・素子領域部、３ａ・・・
素子領域、４・・・配線領域、１３ａ・・・第１のフィ
ールド酸化膜、１３ｂ・・・第２のフィールド酸化膜、
１７・・・配線、３１・・・食込み部。出願人代理人　弁理士　鈴江武彦第１図第１図第２図

Claims

【特許請求の範囲】

（１）半導体基板と、ＭＯＳトランジスタ群が配置され
る素子領域部に設けられ、かつ前記基板と接する底面が
浅い第１のフィールド酸化膜と、この第１のフィールド
酸化膜と一体的に設けられ、前記基板と接する底面が該
フィールド酸化膜の底面より深い第２のフィールド酸化
膜とを具備することを特徴とする特徴とする半導体集積
回路装置。
（２）半導体基板にＭＯＳトランジスタ群が配置される
素子領域部全体を覆う第１の耐酸化膜を形成する工程と
、この第１の耐酸化膜をマスクとして前記半導体基板を
選択的にエッチング除去する工程と、この第１の耐酸化
膜をマスクとして酸化を行う工程と、前記第１の耐酸化
膜を剥離する工程と、前記ＭＯＳトランジスタのソース
・ドレイン・ゲート部を覆う第２の耐酸化膜を形成する
工程と、この第２の耐酸化膜をマスクとして再度酸化を
行ない、前記素子領域部に前記基板と接する底面が浅い
第１のフィールド酸化膜を形成するとともに、前記基板
と接する底面が前記第１のフィールド酸化膜の底面より
深い第２のフィールド酸化膜を前記第１のフィールド酸
化膜と一体的に形成する工程とを具備することを特徴と
する半導体集積回路装置の製造方法。