JPH10189760A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH10189760A JPH10189760A JP9302559A JP30255997A JPH10189760A JP H10189760 A JPH10189760 A JP H10189760A JP 9302559 A JP9302559 A JP 9302559A JP 30255997 A JP30255997 A JP 30255997A JP H10189760 A JPH10189760 A JP H10189760A
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Abstract
(57)【要約】
【課題】 高集積化が進み、個々の素子の大きさが小さ
くなって活性領域の幅が狭くなっても安定したしきい値
電圧を得ることができるＣＭＯＳの製造方法を提供する
こと 【解決手段】 ＮＭＯＳのパッド酸化膜を厚くし、ＰＭ
ＯＳのパッド酸化膜の厚さを薄くしたことを特徴とす
る。
くなって活性領域の幅が狭くなっても安定したしきい値
電圧を得ることができるＣＭＯＳの製造方法を提供する
こと 【解決手段】 ＮＭＯＳのパッド酸化膜を厚くし、ＰＭ
ＯＳのパッド酸化膜の厚さを薄くしたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関するもので、特に活性領域の幅が狭くなること
による悪影響を改善することができる半導体素子の製造
方法に関するものである。
方法に関するもので、特に活性領域の幅が狭くなること
による悪影響を改善することができる半導体素子の製造
方法に関するものである。
【０００２】
【従来の技術】一般に、ＣＭＯＳは、消費電力に優れた
ＰＭＯＳと高速動作可能なＮＭＯＳとを対として構成し
たもので、集積度が低く、製造工程が複雑になるという
観点からは不利であるが、消費電力が著しく小さいとい
う特性を有している。最近、半導体技術が発達するのに
伴い、素子のサイズが小さくなり、高集積化されてい
く。このように高集積化されると素子のサイズが減少
し、それによって活性領域も狭くなる。活性領域の幅が
狭くなることによりしきい値電圧の変動が増大する。こ
の種のＣＭＯＳにおいては、素子隔離領域の形成時に、
ＰＭＯＳのパッド酸化膜の厚さが小さいとき、ＮＭＯＳ
のパッド酸化膜の厚さが大きいときに、しきい値電圧の
変動が減少する。
ＰＭＯＳと高速動作可能なＮＭＯＳとを対として構成し
たもので、集積度が低く、製造工程が複雑になるという
観点からは不利であるが、消費電力が著しく小さいとい
う特性を有している。最近、半導体技術が発達するのに
伴い、素子のサイズが小さくなり、高集積化されてい
く。このように高集積化されると素子のサイズが減少
し、それによって活性領域も狭くなる。活性領域の幅が
狭くなることによりしきい値電圧の変動が増大する。こ
の種のＣＭＯＳにおいては、素子隔離領域の形成時に、
ＰＭＯＳのパッド酸化膜の厚さが小さいとき、ＮＭＯＳ
のパッド酸化膜の厚さが大きいときに、しきい値電圧の
変動が減少する。
【０００３】以下、従来のＣＭＯＳの製造方法を添付図
面に基づき説明する。図１は一般的なトランジスタのレ
イアウト図であり、図２、３は従来の技術によるＣＭＯ
Ｓの製造方法を示す工程断面図であり、図４は従来のＮ
ＭＯＳとＰＭＯＳに対しての図１のＡ−Ａ’線断面図で
ある。以下において縦横などの方向を示す言葉は、いず
れも説明の便宜上図面に描かれた状態の方向を意味し、
実際の製品の方向を示すものではない。図１に示すよう
に、トランジスタは、細長く矩形状に形成された活性領
域３０のほぼ中央部を通るように垂直な方向にゲート電
極２６が形成され、ゲート電極２６の両側に不純物領域
（図示せず）が形成されている形状である。そして、各
不純物領域には金属配線２９が連結される。
面に基づき説明する。図１は一般的なトランジスタのレ
イアウト図であり、図２、３は従来の技術によるＣＭＯ
Ｓの製造方法を示す工程断面図であり、図４は従来のＮ
ＭＯＳとＰＭＯＳに対しての図１のＡ−Ａ’線断面図で
ある。以下において縦横などの方向を示す言葉は、いず
れも説明の便宜上図面に描かれた状態の方向を意味し、
実際の製品の方向を示すものではない。図１に示すよう
に、トランジスタは、細長く矩形状に形成された活性領
域３０のほぼ中央部を通るように垂直な方向にゲート電
極２６が形成され、ゲート電極２６の両側に不純物領域
（図示せず）が形成されている形状である。そして、各
不純物領域には金属配線２９が連結される。
【０００４】次に、従来のＣＭＯＳの製造方法を説明す
る。図２ａに示すように、ｐ型半導体基板１１上に初期
酸化膜１２、第１窒化膜１３及び第１感光膜１４を順次
に形成したのち、ｎ型ウェルの形成される部分の感光膜
１４を除去するように露光及び現像する。その選択的に
露光及び現像した第１感光膜１４をマスクに用いて第１
窒化膜１３を選択的に除去したのち、半導体基板１１に
ｎ型不純物を注入し、ドライブイン拡散によりｐ型半導
体基板１１の表面から所定の深さのｎ型ウェル１５を形
成する。
る。図２ａに示すように、ｐ型半導体基板１１上に初期
酸化膜１２、第１窒化膜１３及び第１感光膜１４を順次
に形成したのち、ｎ型ウェルの形成される部分の感光膜
１４を除去するように露光及び現像する。その選択的に
露光及び現像した第１感光膜１４をマスクに用いて第１
窒化膜１３を選択的に除去したのち、半導体基板１１に
ｎ型不純物を注入し、ドライブイン拡散によりｐ型半導
体基板１１の表面から所定の深さのｎ型ウェル１５を形
成する。
【０００５】図２ｂに示すように、第１窒化膜１３をマ
スクに用いて半導体基板１１の表面に第１酸化膜１６を
厚く成長させてから残っていた第１窒化膜１３を除去す
る。次いで、第１酸化膜１６をマスクを用いてｐ型不純
物を注入し、ドライブイン拡散を介してｐ型半導体基板
１１の表面から所定の深さにｐ型ウェル１７を形成す
る。このｐ型ウェル１７を形成する。ｐ型ウェル１７は
ｎ型ウェル１５と隣り合わせとなり、基板内の深さは双
方ともほぼ等しくする。図２ｃに示すように、初期酸化
膜１２と第１酸化膜１６を除去し、全面にパッド酸化膜
１８と第２窒化膜１９と第２感光膜２０を順次に形成し
た後、第２感光膜２０を素子隔離領域が形成される部分
だけ除去されるように選択的に露光及び現像する。選択
的に露光及び現像された第２感光膜２０をマスクに用い
て第２窒化膜１９とパッド酸化膜１８を順次選択的に除
去する。
スクに用いて半導体基板１１の表面に第１酸化膜１６を
厚く成長させてから残っていた第１窒化膜１３を除去す
る。次いで、第１酸化膜１６をマスクを用いてｐ型不純
物を注入し、ドライブイン拡散を介してｐ型半導体基板
１１の表面から所定の深さにｐ型ウェル１７を形成す
る。このｐ型ウェル１７を形成する。ｐ型ウェル１７は
ｎ型ウェル１５と隣り合わせとなり、基板内の深さは双
方ともほぼ等しくする。図２ｃに示すように、初期酸化
膜１２と第１酸化膜１６を除去し、全面にパッド酸化膜
１８と第２窒化膜１９と第２感光膜２０を順次に形成し
た後、第２感光膜２０を素子隔離領域が形成される部分
だけ除去されるように選択的に露光及び現像する。選択
的に露光及び現像された第２感光膜２０をマスクに用い
て第２窒化膜１９とパッド酸化膜１８を順次選択的に除
去する。
【０００６】第２感光膜２０を除去し、第２窒化膜１９
をマスクに用いてフィールドイオンをイオン注入し、図
３ｄに示すように、素子隔離領域にフィールド酸化膜２
１を成長させ、第２窒化膜１９とパッド酸化膜１８を除
去する。全面に第３感光膜（図示せず）を塗布し、ｎ型
ウェル１５の上にのみ残るように選択的に露光及び現像
した後、その第３感光膜をマスクに用いてｐ型ウェル１
７にｐ型不純物をイオン注入して第１フィールドストッ
プ領域２２ａと第１パンチスルーストップ領域２３ａを
同時に形成して第３感光膜を除去する。同様に、全面に
第４感光膜（図示せず）を塗布し、ｎ型ウェル１５の上
の部分が除去されるように選択的に露光及び現像した
後、その第４感光膜をマスクに用いてｎ型ウェル１５に
ｎ型不純物をイオン注入して第２フィールドストップ領
域２２ｂと第２パンチスルーストップ領域２３ｂを同時
に形成して第４感光膜を除去する。次いで、基板全面に
ゲート酸化膜、多結晶シリコン、ゲートキャップ酸化膜
を順次に形成した後、選択的にエッチングしてフィール
ド酸化膜２１間のｎ型１５、ｐ型１７それぞれのウェル
に、図２ｅに示すように、ゲート酸化膜２４とゲートキ
ャップ酸化膜２５を備えたゲート電極２６を形成する。
をマスクに用いてフィールドイオンをイオン注入し、図
３ｄに示すように、素子隔離領域にフィールド酸化膜２
１を成長させ、第２窒化膜１９とパッド酸化膜１８を除
去する。全面に第３感光膜（図示せず）を塗布し、ｎ型
ウェル１５の上にのみ残るように選択的に露光及び現像
した後、その第３感光膜をマスクに用いてｐ型ウェル１
７にｐ型不純物をイオン注入して第１フィールドストッ
プ領域２２ａと第１パンチスルーストップ領域２３ａを
同時に形成して第３感光膜を除去する。同様に、全面に
第４感光膜（図示せず）を塗布し、ｎ型ウェル１５の上
の部分が除去されるように選択的に露光及び現像した
後、その第４感光膜をマスクに用いてｎ型ウェル１５に
ｎ型不純物をイオン注入して第２フィールドストップ領
域２２ｂと第２パンチスルーストップ領域２３ｂを同時
に形成して第４感光膜を除去する。次いで、基板全面に
ゲート酸化膜、多結晶シリコン、ゲートキャップ酸化膜
を順次に形成した後、選択的にエッチングしてフィール
ド酸化膜２１間のｎ型１５、ｐ型１７それぞれのウェル
に、図２ｅに示すように、ゲート酸化膜２４とゲートキ
ャップ酸化膜２５を備えたゲート電極２６を形成する。
【０００７】図３ｆに示すように、ゲート電極２６をマ
スクに用いてｎ型ウェル１５領域にはｐ型不純物を、ｐ
型ウェル１７領域にはｎ型不純物をそれぞれイオン注入
して不純物領域２７を形成した後、前記ゲート電極２６
とフィールド酸化膜２１を含む不純物領域２７上にＩＬ
Ｄ(Inter Layer Dielectric)層２８と第５感光膜（図示
せず）を順次に形成する。そして、第５感光膜の不純物
領域２７にある部分だけが除去されるように選択的に露
光及び現像した後、その第５感光膜をマスクに用いて前
記ＩＬＤ層２８を選択的にエッチングして第５感光膜を
除去する。そして、不純物領域２７が解放されているＩ
ＬＤ層２８の表面上に導電層２９と第６感光膜（図示せ
ず）を順次に形成する。当然導電層２９は不純物領域２
７の表面およびＩＬＤ層の側面にも付着する。第６感光
膜のゲート電極２６の上側の部分のみが除去されるよう
に選択的に露光及び現像する。次いで、選択的に露光及
び現像された第６感光膜をマスクに用いて導電層２９を
選択的にエッチングし、第６感光膜を除去すれば、従来
のＣＭＯＳが完成する。このようにして、ｎ型ウェル１
５領域にはＰＭＯＳを、ｐ型ウェル１７領域にはＮＭＯ
Ｓを形成する。
スクに用いてｎ型ウェル１５領域にはｐ型不純物を、ｐ
型ウェル１７領域にはｎ型不純物をそれぞれイオン注入
して不純物領域２７を形成した後、前記ゲート電極２６
とフィールド酸化膜２１を含む不純物領域２７上にＩＬ
Ｄ(Inter Layer Dielectric)層２８と第５感光膜（図示
せず）を順次に形成する。そして、第５感光膜の不純物
領域２７にある部分だけが除去されるように選択的に露
光及び現像した後、その第５感光膜をマスクに用いて前
記ＩＬＤ層２８を選択的にエッチングして第５感光膜を
除去する。そして、不純物領域２７が解放されているＩ
ＬＤ層２８の表面上に導電層２９と第６感光膜（図示せ
ず）を順次に形成する。当然導電層２９は不純物領域２
７の表面およびＩＬＤ層の側面にも付着する。第６感光
膜のゲート電極２６の上側の部分のみが除去されるよう
に選択的に露光及び現像する。次いで、選択的に露光及
び現像された第６感光膜をマスクに用いて導電層２９を
選択的にエッチングし、第６感光膜を除去すれば、従来
のＣＭＯＳが完成する。このようにして、ｎ型ウェル１
５領域にはＰＭＯＳを、ｐ型ウェル１７領域にはＮＭＯ
Ｓを形成する。
【０００８】図４は上述した従来のＮＭＯＳとＰＭＯＳ
の図１のＡ−Ａ’線上の断面図である。図４に示すよう
に、半導体基板１１のそれぞれのウェルにフィールドス
トップ領域２２とパンチスルーストップ領域２３とが形
成されている。個々の素子のほぼ中央部がパンチスルー
ストップ領域２３でその両側にフィールドストップ領域
２２が形成され、そのフィールドストップ領域２２の上
側にフィールド酸化膜２１が形成されている。パンチス
ルーストップ領域２３の上にはゲート酸化膜２４が形成
され、ゲート酸化膜２４とフィールド酸化膜２１との上
に段差を有するようにゲート電極２６が形成され、その
上にゲートキャップ酸化膜２５とＩＬＤ層２８とが順次
形成されている。
の図１のＡ−Ａ’線上の断面図である。図４に示すよう
に、半導体基板１１のそれぞれのウェルにフィールドス
トップ領域２２とパンチスルーストップ領域２３とが形
成されている。個々の素子のほぼ中央部がパンチスルー
ストップ領域２３でその両側にフィールドストップ領域
２２が形成され、そのフィールドストップ領域２２の上
側にフィールド酸化膜２１が形成されている。パンチス
ルーストップ領域２３の上にはゲート酸化膜２４が形成
され、ゲート酸化膜２４とフィールド酸化膜２１との上
に段差を有するようにゲート電極２６が形成され、その
上にゲートキャップ酸化膜２５とＩＬＤ層２８とが順次
形成されている。
【０００９】
【発明が解決しようとする課題】前述したように、素子
隔離領域の形成時に、ＰＭＯＳはパッド酸化膜の厚さが
小さいとき、ＮＭＯＳはパッド酸化膜の厚さが大きいと
きに、しきい値電圧の変動が少ない。しかし、従来のＣ
ＭＯＳの製造方法においては、素子隔離領域を形成させ
るときに、ＰＭＯＳのパッド酸化膜とＮＭＯＳのパッド
酸化膜を同時に形成させるので、その厚さが同じにな
る。従って、ＰＭＯＳ及びＮＭＯＳとも高集積化が進み
活性領域の幅が狭くなるとしきい値電圧の変動が大きく
なる。本発明は、上記の問題点を解決するためになされ
たもので、その目的は、高集積化が進み、個々の素子の
大きさが小さくなって活性領域の幅が狭くなっても安定
したしきい値電圧を得ることができるＣＭＯＳの製造方
法を提供することである。
隔離領域の形成時に、ＰＭＯＳはパッド酸化膜の厚さが
小さいとき、ＮＭＯＳはパッド酸化膜の厚さが大きいと
きに、しきい値電圧の変動が少ない。しかし、従来のＣ
ＭＯＳの製造方法においては、素子隔離領域を形成させ
るときに、ＰＭＯＳのパッド酸化膜とＮＭＯＳのパッド
酸化膜を同時に形成させるので、その厚さが同じにな
る。従って、ＰＭＯＳ及びＮＭＯＳとも高集積化が進み
活性領域の幅が狭くなるとしきい値電圧の変動が大きく
なる。本発明は、上記の問題点を解決するためになされ
たもので、その目的は、高集積化が進み、個々の素子の
大きさが小さくなって活性領域の幅が狭くなっても安定
したしきい値電圧を得ることができるＣＭＯＳの製造方
法を提供することである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体素子の製造方法は、ＮＭＯＳとＰＭ
ＯＳの特性に注目して、それぞれのパッド酸化膜の厚さ
を変え、ＮＭＯＳのパッド酸化膜を厚くし、ＰＭＯＳの
パッド酸化膜の厚さを薄くしたことを特徴とするもので
ある。より具体的には、基板にｎ型ウェルとｐ型ウェル
を形成し、そのｎ型ウェルよりｐ型ウェルで一層厚く前
記基板の全面にパッド酸化膜を形成する第２段階と、前
記ｎ型ウェルとｐ型ウェルとの間の前記基板上にｐ型ウ
ェル領域でよりｎ型ウェル領域でバーズビークが少ない
ようにフィールド酸化膜を形成する第３段階と、を備え
ることを特徴とする。
めの本発明の半導体素子の製造方法は、ＮＭＯＳとＰＭ
ＯＳの特性に注目して、それぞれのパッド酸化膜の厚さ
を変え、ＮＭＯＳのパッド酸化膜を厚くし、ＰＭＯＳの
パッド酸化膜の厚さを薄くしたことを特徴とするもので
ある。より具体的には、基板にｎ型ウェルとｐ型ウェル
を形成し、そのｎ型ウェルよりｐ型ウェルで一層厚く前
記基板の全面にパッド酸化膜を形成する第２段階と、前
記ｎ型ウェルとｐ型ウェルとの間の前記基板上にｐ型ウ
ェル領域でよりｎ型ウェル領域でバーズビークが少ない
ようにフィールド酸化膜を形成する第３段階と、を備え
ることを特徴とする。
【００１１】
【発明の実施の形態】以下、本発明の半導体素子の製造
方法の好ましい実施形態を添付図面に基づき詳細に説明
する。図５〜図７は本発明の第１実施形態のＣＭＯＳの
製造方法を示す工程断面図である。ｐ型半導体基板３１
上に初期酸化膜３２、第１窒化膜３３及び第１感光膜３
４を順次に形成したのち、図５ａに示すように、第１感
光膜３４をｎ型ウェルを形成する部分だけ除去されるよ
うに露光及び現像する。選択的に露光及び現像された第
１感光膜３４をマスクに用いて第１窒化膜３３を選択的
に除去した後、ｎ型不純物を注入し、ドライブイン拡散
によりｐ型半導体基板３１の表面内にｎ型ウェル３５を
形成する。
方法の好ましい実施形態を添付図面に基づき詳細に説明
する。図５〜図７は本発明の第１実施形態のＣＭＯＳの
製造方法を示す工程断面図である。ｐ型半導体基板３１
上に初期酸化膜３２、第１窒化膜３３及び第１感光膜３
４を順次に形成したのち、図５ａに示すように、第１感
光膜３４をｎ型ウェルを形成する部分だけ除去されるよ
うに露光及び現像する。選択的に露光及び現像された第
１感光膜３４をマスクに用いて第１窒化膜３３を選択的
に除去した後、ｎ型不純物を注入し、ドライブイン拡散
によりｐ型半導体基板３１の表面内にｎ型ウェル３５を
形成する。
【００１２】第１感光膜３４とｎ型ウェル３５上の初期
酸化膜３２を順次に除去した後、第１窒化膜３３をマス
クに用いて半導体基板３１の表面に第１酸化膜３６を成
長させて第１窒化膜３３を除去する（図５ｂ）。次い
で、第１酸化膜３６をマスクに用いてｐ型不純物を注入
し、ドライブイン拡散を介してｐ型半導体基板３１にｎ
型ウェル３５に並べてｐ型ウェル３７を形成する。ここ
までは従来と変わるところはない。初期酸化膜３２と第
１酸化膜３６を除去した後、全面に第１パッド酸化膜３
８と第２感光膜３９を順次に形成する。そして、第２感
光膜３９をｎ型ウェル３５の上側が除去されるように選
択的に露光及び現像した後、前記選択的に露光及び現像
された第２感光膜３９をマスクに用いて、図６ｃに示す
ように、第１パッド酸化膜３８を選択的にエッチングす
る。その後、第２感光膜３９を除去する。
酸化膜３２を順次に除去した後、第１窒化膜３３をマス
クに用いて半導体基板３１の表面に第１酸化膜３６を成
長させて第１窒化膜３３を除去する（図５ｂ）。次い
で、第１酸化膜３６をマスクに用いてｐ型不純物を注入
し、ドライブイン拡散を介してｐ型半導体基板３１にｎ
型ウェル３５に並べてｐ型ウェル３７を形成する。ここ
までは従来と変わるところはない。初期酸化膜３２と第
１酸化膜３６を除去した後、全面に第１パッド酸化膜３
８と第２感光膜３９を順次に形成する。そして、第２感
光膜３９をｎ型ウェル３５の上側が除去されるように選
択的に露光及び現像した後、前記選択的に露光及び現像
された第２感光膜３９をマスクに用いて、図６ｃに示す
ように、第１パッド酸化膜３８を選択的にエッチングす
る。その後、第２感光膜３９を除去する。
【００１３】図６ｄに示すように、選択的にエッチング
された第１パッド酸化膜３８を含む半導体基板３１の全
面に第２パッド酸化膜４０を成長させる。従って、図示
のように、ｐ型ウェル３７上のパッド酸化膜が第１と第
２の二つのパッド酸化膜が積層された形状になりｎ型ウ
ェル３５上のパッド酸化膜より厚くなる。 図６ｅに示
すように、第２パッド酸化膜４０上に第２窒化膜４１と
第３感光膜４２を順次に形成した後、第３感光膜４２の
素子隔離領域が形成される部分を除去するように選択的
に露光及び現像する。一部除去された第３感光膜４２を
マスクに用いて記第２窒化膜４１、第１、第２パッド酸
化膜３８、４０を順次選択的にエッチングする。
された第１パッド酸化膜３８を含む半導体基板３１の全
面に第２パッド酸化膜４０を成長させる。従って、図示
のように、ｐ型ウェル３７上のパッド酸化膜が第１と第
２の二つのパッド酸化膜が積層された形状になりｎ型ウ
ェル３５上のパッド酸化膜より厚くなる。 図６ｅに示
すように、第２パッド酸化膜４０上に第２窒化膜４１と
第３感光膜４２を順次に形成した後、第３感光膜４２の
素子隔離領域が形成される部分を除去するように選択的
に露光及び現像する。一部除去された第３感光膜４２を
マスクに用いて記第２窒化膜４１、第１、第２パッド酸
化膜３８、４０を順次選択的にエッチングする。
【００１４】第３感光膜４２を除去し、第２窒化膜４１
をマスクに用いてフィールドイオンをイオン注入し、半
導体基板３１の表面の素子隔離領域にフィールド酸化膜
４３を成長させる。そして、第２窒化膜４１と第１、第
２パッド酸化膜３８、４０を除去する（図７ｆ）。ｐ型
ウェル領域とｎ型ウェル領域でのパッド酸化膜の厚さが
互いに異なるため、第１、第２パッド酸化膜の除去時
に、ｎ型ウェルの方のフィールド酸化膜４３の活性領域
に延びている部分、いわゆるバーズビーク部分が除去さ
れる。したがって、ｎ型ウェル３５領域のフィールド酸
化膜４３のバーズビークがｐ型ウェル３７領域のものよ
り小さく形成される。
をマスクに用いてフィールドイオンをイオン注入し、半
導体基板３１の表面の素子隔離領域にフィールド酸化膜
４３を成長させる。そして、第２窒化膜４１と第１、第
２パッド酸化膜３８、４０を除去する（図７ｆ）。ｐ型
ウェル領域とｎ型ウェル領域でのパッド酸化膜の厚さが
互いに異なるため、第１、第２パッド酸化膜の除去時
に、ｎ型ウェルの方のフィールド酸化膜４３の活性領域
に延びている部分、いわゆるバーズビーク部分が除去さ
れる。したがって、ｎ型ウェル３５領域のフィールド酸
化膜４３のバーズビークがｐ型ウェル３７領域のものよ
り小さく形成される。
【００１５】図７ｇに示すように、フィールド酸化膜４
３とｎ型ウェル３５を含むｐ型ウェル３７上にフォトエ
ッチング工程を利用してｎ型ウェル３５にはｎ型不純物
をイオン注入し、ｐ型ウェル３７にはｐ型不純物をイオ
ン注入して、フィールドストップ領域４４とパンチスル
ーストップ領域４５を同時に形成する。そして、フィー
ルド酸化膜４３とｎ型ウェル３５とｐ型ウェル３７とを
有する基板上にゲート酸化膜、多結晶シリコン、ゲート
キャップ酸化膜を順次に形成した後、選択的にエッチン
グしてフィールド酸化膜４３間の活性領域にゲート酸化
膜４６とゲートキャップ酸化膜４７を備えたゲート電極
４８を形成する。
３とｎ型ウェル３５を含むｐ型ウェル３７上にフォトエ
ッチング工程を利用してｎ型ウェル３５にはｎ型不純物
をイオン注入し、ｐ型ウェル３７にはｐ型不純物をイオ
ン注入して、フィールドストップ領域４４とパンチスル
ーストップ領域４５を同時に形成する。そして、フィー
ルド酸化膜４３とｎ型ウェル３５とｐ型ウェル３７とを
有する基板上にゲート酸化膜、多結晶シリコン、ゲート
キャップ酸化膜を順次に形成した後、選択的にエッチン
グしてフィールド酸化膜４３間の活性領域にゲート酸化
膜４６とゲートキャップ酸化膜４７を備えたゲート電極
４８を形成する。
【００１６】最後に従来同様、図４ｈに示すようにＣＭ
ＯＳを形成する。すなわち、ゲート電極４８をマスクに
用いてｎ型ウェル３５領域にはｐ型不純物をイオン注入
し、ｐ型ウェル３７にはｎ型不純物をイオン注入して不
純物領域４９を形成する。そして、ゲート電極４８とフ
ィールド酸化膜４３を含む不純物領域４９上にＩＬＤ層
５０と第４感光膜（図示せず）を順次に形成し、第４感
光膜の不純物領域の部分を除去するように選択的に露光
及び現像する。次いで、その第４感光膜をマスクに用い
て前記ＩＬＤ層５０を選択的にエッチングして第４感光
膜を除去する。そして、不純物領域４９表面とＩＬＤ層
５０の露出している表面上に導電層５１と第５感光膜
（図示せず）を順次に形成した後、第５感光膜をゲート
電極４８の上側が除去されるように選択的に露光及び現
像する。次いで、選択的に露光及び現像された第５感光
膜をマスクに用い導電層５１を選択的にエッチングして
第５感光膜を除去する。
ＯＳを形成する。すなわち、ゲート電極４８をマスクに
用いてｎ型ウェル３５領域にはｐ型不純物をイオン注入
し、ｐ型ウェル３７にはｎ型不純物をイオン注入して不
純物領域４９を形成する。そして、ゲート電極４８とフ
ィールド酸化膜４３を含む不純物領域４９上にＩＬＤ層
５０と第４感光膜（図示せず）を順次に形成し、第４感
光膜の不純物領域の部分を除去するように選択的に露光
及び現像する。次いで、その第４感光膜をマスクに用い
て前記ＩＬＤ層５０を選択的にエッチングして第４感光
膜を除去する。そして、不純物領域４９表面とＩＬＤ層
５０の露出している表面上に導電層５１と第５感光膜
（図示せず）を順次に形成した後、第５感光膜をゲート
電極４８の上側が除去されるように選択的に露光及び現
像する。次いで、選択的に露光及び現像された第５感光
膜をマスクに用い導電層５１を選択的にエッチングして
第５感光膜を除去する。
【００１７】図８、９は本発明の第２実施形態の製造方
法を示す工程断面図である。以下その製造方法を説明す
る。前記の例と同じ部材には同じ符号を付けて説明す
る。図８ａに示すように、ｐ型半導体基板３１上に初期
酸化膜３２、第１窒化膜３３及び第１感光膜３４を順次
に形成した後、第１感光膜３４のｎ型ウェルが形成され
る部分が除去されるように露光及び現像する。そして、
その第１感光膜３４をマスクに用いてｎ型不純物を注入
し、ドライブイン拡散を介してｐ型半導体基板３１にｎ
型ウェル３５を形成する。
法を示す工程断面図である。以下その製造方法を説明す
る。前記の例と同じ部材には同じ符号を付けて説明す
る。図８ａに示すように、ｐ型半導体基板３１上に初期
酸化膜３２、第１窒化膜３３及び第１感光膜３４を順次
に形成した後、第１感光膜３４のｎ型ウェルが形成され
る部分が除去されるように露光及び現像する。そして、
その第１感光膜３４をマスクに用いてｎ型不純物を注入
し、ドライブイン拡散を介してｐ型半導体基板３１にｎ
型ウェル３５を形成する。
【００１８】第１感光膜３４とｎ型ウェル３５上の初期
酸化膜３２を順次に除去した後、第１窒化膜３３をマス
クに用いて第１酸化膜３６を成長させる（図８ｂ）。第
１酸化膜３６をマスクに用いてｐ型不純物を注入し、ド
ライブイン拡散を介してｐ型半導体基板３１にｎ型ウェ
ル３５に並べてｐ型ウェル３７を形成する。図８ｃに示
すように、初期酸化膜３２と第１酸化膜３６を除去した
後、全面に第１パッド酸化膜３８と第２感光膜３９を順
次に形成する。第２感光膜３９のｎ型ウェル３５の上側
が除去されるように選択的に露光及び現像した後、選択
的に露光及び現像された第２感光膜３９をマスクに用い
て第１パッド酸化膜３８を一定の厚さだけ選択的にエッ
チングして第２感光膜３９を除去する。したがって、ｐ
型ウェル３７上のパッド酸化膜がｎ型ウェル３５上のパ
ッド酸化膜より厚くなる。
酸化膜３２を順次に除去した後、第１窒化膜３３をマス
クに用いて第１酸化膜３６を成長させる（図８ｂ）。第
１酸化膜３６をマスクに用いてｐ型不純物を注入し、ド
ライブイン拡散を介してｐ型半導体基板３１にｎ型ウェ
ル３５に並べてｐ型ウェル３７を形成する。図８ｃに示
すように、初期酸化膜３２と第１酸化膜３６を除去した
後、全面に第１パッド酸化膜３８と第２感光膜３９を順
次に形成する。第２感光膜３９のｎ型ウェル３５の上側
が除去されるように選択的に露光及び現像した後、選択
的に露光及び現像された第２感光膜３９をマスクに用い
て第１パッド酸化膜３８を一定の厚さだけ選択的にエッ
チングして第２感光膜３９を除去する。したがって、ｐ
型ウェル３７上のパッド酸化膜がｎ型ウェル３５上のパ
ッド酸化膜より厚くなる。
【００１９】図８ｄに示すように、第１パッド酸化膜３
８上に第２窒化膜４１と第３感光膜４２を順次に形成し
た後、第３感光膜４２を素子隔離領域が形成される部分
を除去するように選択的に露光及び現像する。その第３
感光膜４２をマスクに用いて第２窒化膜４１と第１パッ
ド酸化膜３８を順次選択的にエッチングする。第３感光
膜４２を除去し、第２窒化膜４１をマスクに用いてフィ
ールドイオンをイオン注入し、図９ｅに示すように、フ
ィールド酸化膜４３を成長させ、第２窒化膜４１と第１
パッド酸化膜３８を除去する。パッド酸化膜の厚さによ
って、前述したようにｎ型ウェル３５のフィールド酸化
膜４３のバーズビークが小さくなる。
８上に第２窒化膜４１と第３感光膜４２を順次に形成し
た後、第３感光膜４２を素子隔離領域が形成される部分
を除去するように選択的に露光及び現像する。その第３
感光膜４２をマスクに用いて第２窒化膜４１と第１パッ
ド酸化膜３８を順次選択的にエッチングする。第３感光
膜４２を除去し、第２窒化膜４１をマスクに用いてフィ
ールドイオンをイオン注入し、図９ｅに示すように、フ
ィールド酸化膜４３を成長させ、第２窒化膜４１と第１
パッド酸化膜３８を除去する。パッド酸化膜の厚さによ
って、前述したようにｎ型ウェル３５のフィールド酸化
膜４３のバーズビークが小さくなる。
【００２０】図９ｆに示すように、フィールド酸化膜４
３とｎ型ウェル３５を含むｐ型ウェル３７上にフォトエ
ッチング工程を利用して、ｎ型ウェル３５にはｎ型不純
物をイオン注入し、前記ｐ型ウェル３７にはｐ型不純物
をイオン注入してフィールドストップ領域４４とパンチ
スルーストップ領域４５を同時に形成する。そして、フ
ィールド酸化膜４３と活性領域を有する基板上にゲート
酸化膜、多結晶シリコン、ゲートキャップ酸化膜を順次
に形成した後、選択的にエッチングしてフィールド酸化
膜４３間の活性領域にゲート酸化膜４６とゲートキャッ
プ酸化膜４７を備えたゲート電極４８を形成する。
３とｎ型ウェル３５を含むｐ型ウェル３７上にフォトエ
ッチング工程を利用して、ｎ型ウェル３５にはｎ型不純
物をイオン注入し、前記ｐ型ウェル３７にはｐ型不純物
をイオン注入してフィールドストップ領域４４とパンチ
スルーストップ領域４５を同時に形成する。そして、フ
ィールド酸化膜４３と活性領域を有する基板上にゲート
酸化膜、多結晶シリコン、ゲートキャップ酸化膜を順次
に形成した後、選択的にエッチングしてフィールド酸化
膜４３間の活性領域にゲート酸化膜４６とゲートキャッ
プ酸化膜４７を備えたゲート電極４８を形成する。
【００２１】図９ｇに示すように、ゲート電極４８をマ
スクに用いてｎ型ウェル３５領域にはｐ型不純物をイオ
ン注入し、ｐ型ウェル３７にはｎ型不純物をイオン注入
して不純物領域４９を形成した後、ゲート電極４８とフ
ィールド酸化膜４３を含む不純物領域４９上にＩＬＤ層
５０と第４感光膜（図示せず）を順次に形成する。そし
て、第４感光膜を不純物領域の部分が除去されるように
選択的に露光及び現像する。次いで、その第４感光膜を
マスクに用いて前記ＩＬＤ層５０を選択的にエッチング
して第４感光膜を除去する。そして、不純物領域４９の
表面およびＩＬＤ層５０の露出した表面上に導電層５１
と第５感光膜（図示せず）を順次に形成した後、第５感
光膜をゲート電極４８の上側が除去されるように選択的
に露光及び現像する。次いで、その第５感光膜をマスク
に用いて導電層５１を選択的にエッチングし、第５感光
膜を除去する。
スクに用いてｎ型ウェル３５領域にはｐ型不純物をイオ
ン注入し、ｐ型ウェル３７にはｎ型不純物をイオン注入
して不純物領域４９を形成した後、ゲート電極４８とフ
ィールド酸化膜４３を含む不純物領域４９上にＩＬＤ層
５０と第４感光膜（図示せず）を順次に形成する。そし
て、第４感光膜を不純物領域の部分が除去されるように
選択的に露光及び現像する。次いで、その第４感光膜を
マスクに用いて前記ＩＬＤ層５０を選択的にエッチング
して第４感光膜を除去する。そして、不純物領域４９の
表面およびＩＬＤ層５０の露出した表面上に導電層５１
と第５感光膜（図示せず）を順次に形成した後、第５感
光膜をゲート電極４８の上側が除去されるように選択的
に露光及び現像する。次いで、その第５感光膜をマスク
に用いて導電層５１を選択的にエッチングし、第５感光
膜を除去する。
【００２２】図１０は本実施形態のＮＭＯＳの図１のＡ
−Ａ’線上の断面図であり、図１１は本実施形態のＰＭ
ＯＳの図１のＡ−Ａ’線上の断面図である。上述した本
実施形態の半導体素子の製造方法により形成されたＰＭ
ＯＳ及びＮＭＯＳの構造は、それぞれの図に示すよう
に、半導体基板３１上に活性領域とフィールド領域が区
画され、フィールド領域の半導体基板３１上に形成され
るフィールド酸化膜４３と、半導体基板３１内のフィー
ルド酸化膜４３の下側に形成されるフィールドストップ
領域４４及び活性領域に形成されるパンチスルーストッ
プ領域４５と、活性領域の半導体基板３１上に順次に形
成されるゲート酸化膜４６、ゲート４８、及びゲートキ
ャップ酸化膜４７と、全面に形成されるＩＬＤ層５０
と、でトランジスタが形成される。
−Ａ’線上の断面図であり、図１１は本実施形態のＰＭ
ＯＳの図１のＡ−Ａ’線上の断面図である。上述した本
実施形態の半導体素子の製造方法により形成されたＰＭ
ＯＳ及びＮＭＯＳの構造は、それぞれの図に示すよう
に、半導体基板３１上に活性領域とフィールド領域が区
画され、フィールド領域の半導体基板３１上に形成され
るフィールド酸化膜４３と、半導体基板３１内のフィー
ルド酸化膜４３の下側に形成されるフィールドストップ
領域４４及び活性領域に形成されるパンチスルーストッ
プ領域４５と、活性領域の半導体基板３１上に順次に形
成されるゲート酸化膜４６、ゲート４８、及びゲートキ
ャップ酸化膜４７と、全面に形成されるＩＬＤ層５０
と、でトランジスタが形成される。
【００２３】ここで、ＰＭＯＳとＮＭＯＳの差異点は、
ＮＭＯＳは図１０のように活性領域が平坦に形成される
が、ＰＭＯＳは図７のように活性領域がフィールド酸化
膜４３の箇所で他の部分でより低く形成されることであ
る。
ＮＭＯＳは図１０のように活性領域が平坦に形成される
が、ＰＭＯＳは図７のように活性領域がフィールド酸化
膜４３の箇所で他の部分でより低く形成されることであ
る。
【００２４】
【発明の効果】上述した本発明の半導体素子の製造方法
においては、フィールド酸化膜の形成時に、ＮＭＯＳ形
成領域のパッド酸化膜を厚くし、ＰＭＯＳ形成領域のパ
ッド酸化膜を薄くして熱酸化工程でフィールド酸化膜を
形成したので、ＰＭＯＳとＮＭＯＳともしきい値電圧の
変動が少なくなり、個々の素子の大きさが小さくなって
活性領域の幅が狭くなっても性能の安定した素子とする
ことができる。また、本発明は、パッド酸化膜の厚さが
ＰＭＯＳ形成領域では薄いので、パッド酸化膜が除去さ
れるとき余分なエッチングによってＰＭＯＳ領域のフィ
ールド酸化膜の一部が除去され、活性領域がその分広が
るという効果をも有する。
においては、フィールド酸化膜の形成時に、ＮＭＯＳ形
成領域のパッド酸化膜を厚くし、ＰＭＯＳ形成領域のパ
ッド酸化膜を薄くして熱酸化工程でフィールド酸化膜を
形成したので、ＰＭＯＳとＮＭＯＳともしきい値電圧の
変動が少なくなり、個々の素子の大きさが小さくなって
活性領域の幅が狭くなっても性能の安定した素子とする
ことができる。また、本発明は、パッド酸化膜の厚さが
ＰＭＯＳ形成領域では薄いので、パッド酸化膜が除去さ
れるとき余分なエッチングによってＰＭＯＳ領域のフィ
ールド酸化膜の一部が除去され、活性領域がその分広が
るという効果をも有する。
【図１】 一般的なトランジスタのレイアウト図。
【図２】 従来の技術のＣＭＯＳ製造方法を示す工程断
面図。
面図。
【図３】 従来のＮＭＯＳとＰＭＯＳの図１のＡ−Ａ’
線上の断面図。
線上の断面図。
【図４】 本発明の第１実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図５】 本発明の第１実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図６】 本発明の第１実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図７】 本発明の第１実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図８】 本発明の第２実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図９】 本発明の第２実施形態のＣＭＯＳ製造方法を
示す工程断面図。
示す工程断面図。
【図１０】 本発明のＰＭＯＳの図１のＡ−Ａ’線上の
断面図。
断面図。
【図１１】 本発明のＮＭＯＳの図１のＡ−Ａ’線上の
断面図。
断面図。
３１ ｐ型半導体基板 ３５ ｎ型ウェル ３７ ｐ型ウェル ４３ フィールド酸化膜 ４４ フィールドストップ領域 ４５ パンチスルーストップ領域 ４８ ゲート ５０ ＩＬＤ ５１ 導電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムン・モ・ジョン 大韓民国・ソウル−シ・ションドン−ク・ ハワンシブリ・248・チョンゲベクサン アパートメント 107−1504
Claims (5)
- 【請求項１】 基板にｎ型ウェルとｐ型ウェルを形成す
る段階と、 ｐ型ウェルの表面に形成されるパッド酸化膜をｎ型ウェ
ル表面で形成されるパッド酸化膜より厚くなるようにパ
ッド酸化膜を毛伊勢する段階と、 基板のｎ型ウェルとｐ型ウェルとの間にフィールド酸化
膜を形成する段階と、を備えることを特徴とする半導体
素子の製造方法。 - 【請求項２】 前記パッド酸化膜の形成方法は、 ｐ型ウェル上の基板上に第１パッド酸化膜を形成する段
階と、 第１パッド酸化膜の上とｎ型ウェル表面の上に第２パッ
ド酸化膜を形成する段階と、を備えることを特徴とする
請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記パッド酸化膜の形成方法は、 基板上に第１パッド酸化膜を形成する段階と、 ｎ型ウェル上の第１パッド酸化膜を所定の厚さにエッチ
ングする段階と、を備えることを特徴とする請求項１に
記載の半導体素子の製造方法。 - 【請求項４】 半導体基板の所定領域にｎ型ウェルを形
成する段階と、 ｎ型ウェルの表面に熱酸化膜を形成する段階と、 熱酸化膜をマスクにして基板にｐ型ウェルを形成して熱
酸化膜を除去する段階と、 ｐ型ウェル上に第１パッド酸化膜を形成する段階と、 第１パッド酸化膜上とｎ型ウェル表面上に第２パッド酸
化膜を形成する段階と、 ｐ型ウェルとｎ型ウェルとの境界の隔離領域の第１パッ
ド酸化膜及び第２パッド酸化膜を選択的に除去し隔離領
域に隔離酸化膜を形成する段階と、 前記第１、第２パッド酸化膜を同時にエッチングして除
去する段階と、を備えることを特徴とする半導体素子の
製造方法。 - 【請求項５】 半導体基板の所定領域にｎ型ウェルを形
成する段階と、 ｎ型ウェルの基板の表面に熱酸化膜を形成する段階と、 熱酸化膜をマスクに用いて基板にｐ型ウェルを形成して
熱酸化膜を除去する段階と、 基板の全面にパッド酸化膜を形成する段階と、 ｎ型ウェル上のパッド酸化膜を所定の厚さに除去する段
階と、 ｐ型ウェルとｎ型ウェルとの境界の隔離領域の第１パッ
ド酸化膜を選択的に除去して隔離領域に隔離酸化膜を形
成する段階と、 パッド酸化膜を除去する段階とを備えることを特徴とす
る半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR72201/1996 | 1996-12-26 | ||
| KR1019960072201A KR100232197B1 (ko) | 1996-12-26 | 1996-12-26 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189760A true JPH10189760A (ja) | 1998-07-21 |
| JP3079369B2 JP3079369B2 (ja) | 2000-08-21 |
Family
ID=19491000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09302559A Expired - Fee Related JP3079369B2 (ja) | 1996-12-26 | 1997-11-05 | 半導体素子の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5795802A (ja) |
| JP (1) | JP3079369B2 (ja) |
| KR (1) | KR100232197B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338622A (ja) * | 2002-05-18 | 2003-11-28 | Hynix Semiconductor Inc | デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法 |
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| JP2001077196A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 半導体装置の製造方法 |
| US7829400B2 (en) * | 2005-01-12 | 2010-11-09 | Sharp Kabushiki Kaisha | Semiconductor device fabrication method and semiconductor device |
| US7364997B2 (en) * | 2005-07-07 | 2008-04-29 | Micron Technology, Inc. | Methods of forming integrated circuitry and methods of forming local interconnects |
| CN106981425A (zh) * | 2016-01-19 | 2017-07-25 | 北大方正集团有限公司 | Mos管的制作方法 |
| KR102502505B1 (ko) | 2022-03-14 | 2023-02-23 | 주식회사 지성바이오텍 | 열풍기 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4462846A (en) * | 1979-10-10 | 1984-07-31 | Varshney Ramesh C | Semiconductor structure for recessed isolation oxide |
| JPH0648716B2 (ja) * | 1985-11-30 | 1994-06-22 | ヤマハ株式会社 | 集積回路装置の製法 |
| US4929565A (en) * | 1986-03-04 | 1990-05-29 | Motorola, Inc. | High/low doping profile for twin well process |
| JPH0272661A (ja) * | 1988-09-07 | 1990-03-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5024961A (en) * | 1990-07-09 | 1991-06-18 | Micron Technology, Inc. | Blanket punchthrough and field-isolation implant for sub-micron N-channel CMOS devices |
| JPH04115525A (ja) * | 1990-09-05 | 1992-04-16 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| EP0560985A1 (en) * | 1991-10-01 | 1993-09-22 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacture thereof |
| JPH05121675A (ja) * | 1991-10-28 | 1993-05-18 | Sanyo Electric Co Ltd | 半導体集積回路の製造方法 |
| JPH07211783A (ja) * | 1994-01-24 | 1995-08-11 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-12-26 KR KR1019960072201A patent/KR100232197B1/ko not_active Expired - Fee Related
-
1997
- 1997-07-16 CN CN97114677A patent/CN1110852C/zh not_active Expired - Fee Related
- 1997-09-03 US US08/922,384 patent/US5795802A/en not_active Expired - Lifetime
- 1997-11-05 JP JP09302559A patent/JP3079369B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003338622A (ja) * | 2002-05-18 | 2003-11-28 | Hynix Semiconductor Inc | デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3079369B2 (ja) | 2000-08-21 |
| CN1110852C (zh) | 2003-06-04 |
| US5795802A (en) | 1998-08-18 |
| CN1186335A (zh) | 1998-07-01 |
| KR100232197B1 (ko) | 1999-12-01 |
| KR19980053145A (ko) | 1998-09-25 |
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