JPS60207363A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60207363A JPS60207363A JP59063567A JP6356784A JPS60207363A JP S60207363 A JPS60207363 A JP S60207363A JP 59063567 A JP59063567 A JP 59063567A JP 6356784 A JP6356784 A JP 6356784A JP S60207363 A JPS60207363 A JP S60207363A
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- Japan
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- semiconductor
- silicon
- semiconductor layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76272—Vertical isolation by lateral overgrowth techniques, i.e. ELO techniques
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は誘電体分離構造を含む半導体装置に関する。
一般的に半導体集積回路においては、１つのチップ内に
多数の各種集積回路素子（トランジスタ、ダイオード、
抵抗、容量等）が形成され、これら各素子間は互いに分
離される。この素子分離の一方式として誘電体分離方式
が行なわれている。この誘電体分離方式は能動素子が形
成される半導体層の周囲を完全に誘電体で分離してしま
うものである。
多数の各種集積回路素子（トランジスタ、ダイオード、
抵抗、容量等）が形成され、これら各素子間は互いに分
離される。この素子分離の一方式として誘電体分離方式
が行なわれている。この誘電体分離方式は能動素子が形
成される半導体層の周囲を完全に誘電体で分離してしま
うものである。
この方式では０ＭＯ８構造でのラッチアップが抑制され
、またα線によるソフトエラーの発生を減少できること
から、素子の誤動作率を非常に低くできるという利点を
有する。更に、絶縁物の存在により対地容量が小さくな
り、素子の動作速度が速くなる傾向がある。
、またα線によるソフトエラーの発生を減少できること
から、素子の誤動作率を非常に低くできるという利点を
有する。更に、絶縁物の存在により対地容量が小さくな
り、素子の動作速度が速くなる傾向がある。
この誘電体分離を達成する方法としては、（Ｉ＞シリコ
ン基板上に非晶質絶縁層を形成し、更にその上に非晶質
シリコンを堆積した後、溶融又は同相成長により単結晶
シリコンを形成する方法（いわゆる５ｏｌ）。 ゛ （ＩＩ）絶縁基板（例えばサファイア基板）上に気相成
長により直接単結晶シリコン層を形成する方法（いわゆ
る５Ｏ８）。
ン基板上に非晶質絶縁層を形成し、更にその上に非晶質
シリコンを堆積した後、溶融又は同相成長により単結晶
シリコンを形成する方法（いわゆる５ｏｌ）。 ゛ （ＩＩ）絶縁基板（例えばサファイア基板）上に気相成
長により直接単結晶シリコン層を形成する方法（いわゆ
る５Ｏ８）。
（Ｉ［［）単結晶シリコン基板の所定部分の周囲に絶縁
物を形成し、所定部分にのみ単結晶シリコンを形成する
方法。
物を形成し、所定部分にのみ単結晶シリコンを形成する
方法。
などが知られている。
上記（１）の方法としては既に多数の報告があり（例え
ば応用物理ｖｏ１．５３、ρｐ、２７〜３２）、例えば
絶縁物を埋込む方法、酸素イオンを高濃度にイオン注入
する方法、陽極化成したポーラスシリコンを酸化する方
法などが知られている。また、試験的に集積回路を形成
している例もある。
ば応用物理ｖｏ１．５３、ρｐ、２７〜３２）、例えば
絶縁物を埋込む方法、酸素イオンを高濃度にイオン注入
する方法、陽極化成したポーラスシリコンを酸化する方
法などが知られている。また、試験的に集積回路を形成
している例もある。
ところで、近年経済的な見地などから素子の微細化、大
規模集積化が進むに伴い、パターン露光時のウェハ平坦
度に対する要求はまずまず厳しくなっている。理想レン
ズを用いた露光装置の場合を例にとると、波長５０００
ＩＩｌの光を照射し、線幅１．５〜１ｕｎのパターンを
形成するためには焦平面に対するウェハ表面のズレは１
．４〜０．７ｐ以内でなければならないとされている（
日経エレクトロニクス、増刊号゛マイクロデバイセズ″
ρ、９１゜（１９８３））。
規模集積化が進むに伴い、パターン露光時のウェハ平坦
度に対する要求はまずまず厳しくなっている。理想レン
ズを用いた露光装置の場合を例にとると、波長５０００
ＩＩｌの光を照射し、線幅１．５〜１ｕｎのパターンを
形成するためには焦平面に対するウェハ表面のズレは１
．４〜０．７ｐ以内でなければならないとされている（
日経エレクトロニクス、増刊号゛マイクロデバイセズ″
ρ、９１゜（１９８３））。
ところが、誘電体分離構造においては、素子構造形成以
前には反りが２−以下であるものをスクリーニングして
使用しても、実際の素子製造工程においては１〇−以上
反るものが多く、微細なパターンを形成するのに大きな
障害となっている。
前には反りが２−以下であるものをスクリーニングして
使用しても、実際の素子製造工程においては１〇−以上
反るものが多く、微細なパターンを形成するのに大きな
障害となっている。
これは、通常集積回路の製造には９００〜１０００℃に
も達する高温工程が用いられているが、単結晶シリコン
と分離に用いられている絶縁物との熱膨張係数を素子製
造工程の全ての温度で完全に一致させることが困難であ
ることによる。特に、従来の誘電体分離方式では誘電体
により分離され、能動素子が形成される半導体層の面積
が全チップ面積の大部分を占めているため、上記熱膨張
率の不一致は大きな影響を及ぼす。したがって、高温工
程のくり返しにより誘電体分離構造のウェハは製造工程
中に大きく反ってしまい、歩留りが低下する原因となっ
ていた。
も達する高温工程が用いられているが、単結晶シリコン
と分離に用いられている絶縁物との熱膨張係数を素子製
造工程の全ての温度で完全に一致させることが困難であ
ることによる。特に、従来の誘電体分離方式では誘電体
により分離され、能動素子が形成される半導体層の面積
が全チップ面積の大部分を占めているため、上記熱膨張
率の不一致は大きな影響を及ぼす。したがって、高温工
程のくり返しにより誘電体分離構造のウェハは製造工程
中に大きく反ってしまい、歩留りが低下する原因となっ
ていた。
本発明は上記欠点を解消するためになされたものであり
、誘電体分離構造を有するが、素子製造工程中に生じる
反りが少なく歩留りが高いうえに、高速・高信頼性の半
導体装置を提供しようとするものである。
、誘電体分離構造を有するが、素子製造工程中に生じる
反りが少なく歩留りが高いうえに、高速・高信頼性の半
導体装置を提供しようとするものである。
本発明の半導体装置は、半導体基板表面で該基板と誘電
体により電気的に絶縁された半導体層内に形成された能
動素子と、半導体基板表面に該基板と電気的に導通して
形成された能動素子とを有する半導体装置において、前
記半導体基板と誘電体により電気的に絶縁された半導体
層の面積が全チップ面積の３０％以下であることを特徴
とするものである。
体により電気的に絶縁された半導体層内に形成された能
動素子と、半導体基板表面に該基板と電気的に導通して
形成された能動素子とを有する半導体装置において、前
記半導体基板と誘電体により電気的に絶縁された半導体
層の面積が全チップ面積の３０％以下であることを特徴
とするものである。
このような半導体装置によれば、半導体基板と５−
誘電体により電気的に絶縁された半導体層の面積が全チ
ップ面積中に占める割合いが小さいので、半導体層と誘
電体との熱膨張率の差がそれほど影響することがなく、
製造工程中の反りが減少して歩留りが従来よりも大幅に
向上する。また、半導体基板と誘電体により電気的に絶
縁された半導体層に例えば０ＭＯ８構造を有する能動素
子を形成すれば、ラッチアップを防止することができ、
信頼性を向上することができる。また、論理演算部と、
その他の記憶部等を有するいわゆるワンチップマイクロ
コンピュータに本発明の誘電体分離構造を適用し、半導
体基板と誘電体により電気的に絶縁された半導体層に論
理演算部を構成する能動素子を形成すれば、α線による
ソフトエラーに起因する誤動作率を大幅に減少すること
ができる。
ップ面積中に占める割合いが小さいので、半導体層と誘
電体との熱膨張率の差がそれほど影響することがなく、
製造工程中の反りが減少して歩留りが従来よりも大幅に
向上する。また、半導体基板と誘電体により電気的に絶
縁された半導体層に例えば０ＭＯ８構造を有する能動素
子を形成すれば、ラッチアップを防止することができ、
信頼性を向上することができる。また、論理演算部と、
その他の記憶部等を有するいわゆるワンチップマイクロ
コンピュータに本発明の誘電体分離構造を適用し、半導
体基板と誘電体により電気的に絶縁された半導体層に論
理演算部を構成する能動素子を形成すれば、α線による
ソフトエラーに起因する誤動作率を大幅に減少すること
ができる。
以下、本発明の実施例を第１図（ａ）〜（ｄ）に示す製
造方法を併記して説明する。
造方法を併記して説明する。
まず、直径３インチのＰ型シリコン基板１の表面の一部
を選択的に酸化して誘電体分離領域とな６− る５ｉ０２膜２．２を形成した。次に、ＳｉＯ２膜２．
２の一部を選択的にエツチング除去して満３．３を形成
した（第１図（ａ）図示）。次いで、基板１表面に図示
しないマスク材を形成した後、全面に多結晶シリコン膜
を堆積した。つづいて、全面エッチバックを行ない、前
記溝３．３内にのみ多結晶シリコン４．４を埋設した後
、前記マスク材を除去した（同図（ｂ）図示）。次いで
、全面に図示しない酸化膜及び窒化膜を順次堆積した後
、レーザーを用いて前記多結晶シリコン４．４が溶融し
かかるまでアニールした。このレーザーアニールの際、
ｓ ＋ ０２膜２．２が形成されていないバルクの基板
１表面では変化が起こらない。
を選択的に酸化して誘電体分離領域とな６− る５ｉ０２膜２．２を形成した。次に、ＳｉＯ２膜２．
２の一部を選択的にエツチング除去して満３．３を形成
した（第１図（ａ）図示）。次いで、基板１表面に図示
しないマスク材を形成した後、全面に多結晶シリコン膜
を堆積した。つづいて、全面エッチバックを行ない、前
記溝３．３内にのみ多結晶シリコン４．４を埋設した後
、前記マスク材を除去した（同図（ｂ）図示）。次いで
、全面に図示しない酸化膜及び窒化膜を順次堆積した後
、レーザーを用いて前記多結晶シリコン４．４が溶融し
かかるまでアニールした。このレーザーアニールの際、
ｓ ＋ ０２膜２．２が形成されていないバルクの基板
１表面では変化が起こらない。
これは多結晶シリコン４．４を囲んでいるｓ ＋ ０２
膜２．２は熱伝導率が低いため、多結晶シリコン４．４
の温度が上昇するが、シリコン基板１は熱伝導率が高い
ため、温度がそれほど上昇しないことによると推定され
る。つづいて、窒化膜及び酸化膜を除去すると、基板１
表面の一部に誘電体分離がなされた島状の単結晶シリコ
ン５．５が形成される（同図（Ｃ）図示）。なお、以上
の工程で形成したチップの大きさは８ＩＩｌｌｌ＋角、
島状の単結晶シリコン５．５の大きさは１５−角とした
。また、島状の単結晶シリコン５の面積Ｓのチップ面積
Ｓ中で占める割合いが、それぞれ５０．４０．３０及び
２０％のウェハを形成した。
膜２．２は熱伝導率が低いため、多結晶シリコン４．４
の温度が上昇するが、シリコン基板１は熱伝導率が高い
ため、温度がそれほど上昇しないことによると推定され
る。つづいて、窒化膜及び酸化膜を除去すると、基板１
表面の一部に誘電体分離がなされた島状の単結晶シリコ
ン５．５が形成される（同図（Ｃ）図示）。なお、以上
の工程で形成したチップの大きさは８ＩＩｌｌｌ＋角、
島状の単結晶シリコン５．５の大きさは１５−角とした
。また、島状の単結晶シリコン５の面積Ｓのチップ面積
Ｓ中で占める割合いが、それぞれ５０．４０．３０及び
２０％のウェハを形成した。
次いで、上記各ウェハのうち真空チャック使用時におい
て反りが５−以下のウェハをそれぞれ２５枚選択し、以
下に示すような通常の製造工程に従い、ｎ型素子領域６
の形成、ｎ型素子領域７の形成、ゲート酸化ＰＩＡ８の
形成、不純物ドープ多結晶シリコン堆積後のパターニン
グによるゲート電極９・・・の形成、ゲート電極９・・
・及びレジスｉ・をマスクとするイオン注入によるｎ＋
型ソース、ドレイン領域１０．１１．１２．１３及びバ
イアス用のｎ＋拡散層１４の形成、グー１−電極９・・
・及びレジストをマスクとするイオン注入によるｐ＋型
ソース、ドレイン領域１５．１６及びバイアス用のｐ＋
拡散層１７の形成、層間絶縁膜１８堆積後のコンタクト
ホール形成、配線金属蒸着後のバターニングによる配線
１９・・・の形成を行なった。以上の工程により、５ｉ
０２１１２．２によって誘電体分離された単結晶シリコ
ン中に０ＭＯ８を含む能動素子を、その他の基板１表面
にＭ ＯＳ ｌ−ランジスタなどの能動素子をそれぞれ
形成した（同図（ｄ）図示）。なお、本実施例における
典型的なパターン幅は３岬とした。
て反りが５−以下のウェハをそれぞれ２５枚選択し、以
下に示すような通常の製造工程に従い、ｎ型素子領域６
の形成、ｎ型素子領域７の形成、ゲート酸化ＰＩＡ８の
形成、不純物ドープ多結晶シリコン堆積後のパターニン
グによるゲート電極９・・・の形成、ゲート電極９・・
・及びレジスｉ・をマスクとするイオン注入によるｎ＋
型ソース、ドレイン領域１０．１１．１２．１３及びバ
イアス用のｎ＋拡散層１４の形成、グー１−電極９・・
・及びレジストをマスクとするイオン注入によるｐ＋型
ソース、ドレイン領域１５．１６及びバイアス用のｐ＋
拡散層１７の形成、層間絶縁膜１８堆積後のコンタクト
ホール形成、配線金属蒸着後のバターニングによる配線
１９・・・の形成を行なった。以上の工程により、５ｉ
０２１１２．２によって誘電体分離された単結晶シリコ
ン中に０ＭＯ８を含む能動素子を、その他の基板１表面
にＭ ＯＳ ｌ−ランジスタなどの能動素子をそれぞれ
形成した（同図（ｄ）図示）。なお、本実施例における
典型的なパターン幅は３岬とした。
この際、上記集積回路製造工程の写真蝕刻工程（ＰＥＰ
工程）において、反りが１０ＩＩＪｎ以上あるものはパ
ターン合わせが困難であるため、工程から順次除外して
いった。この結果、各条件２５枚のウェハのうち、最終
工程まで残ったウェハの枚数Ｎを下記表に示す。
工程）において、反りが１０ＩＩＪｎ以上あるものはパ
ターン合わせが困難であるため、工程から順次除外して
いった。この結果、各条件２５枚のウェハのうち、最終
工程まで残ったウェハの枚数Ｎを下記表に示す。
上記表から明らかなように誘電体分離されている単結晶
シリコンの面積が全チップ面積の３０％以下である場合
には製造工程中に生じる反りが少９− なく、次のＰＥＰ工程を行なうことのできるウェハが多
くなり、歩留りが大幅に向上した。また、誘電体分離を
行なっていない基板１の表面にも素子を形成して共存さ
せることにより、集積回路の集積度を減少させることな
く集積回路を製造することができた。また、基板１と誘
電体分離された単結晶シリコン中に形成された０ＭＯ８
については、ラッチアップ現象は全く観察されなかった
。
シリコンの面積が全チップ面積の３０％以下である場合
には製造工程中に生じる反りが少９− なく、次のＰＥＰ工程を行なうことのできるウェハが多
くなり、歩留りが大幅に向上した。また、誘電体分離を
行なっていない基板１の表面にも素子を形成して共存さ
せることにより、集積回路の集積度を減少させることな
く集積回路を製造することができた。また、基板１と誘
電体分離された単結晶シリコン中に形成された０ＭＯ８
については、ラッチアップ現象は全く観察されなかった
。
更に、第２図に示す如く、１つのチップ２１内にＣＰＵ
２２、メモリ・コントローラ２３、メモリ２４、外部の
周辺装置３１と接続される入・出力ポート（ＩＯＰ）２
５及びこれらにクロック信号を送るクロック２６、・・
・が形成されるワンチップマイクロコンピュータに本発
明を適用し、ＣＰＵ２１の部分を誘電体（Ｓｉ０２）２
７で分離し、他の部分はシリコン基板表面に形成した。
２２、メモリ・コントローラ２３、メモリ２４、外部の
周辺装置３１と接続される入・出力ポート（ＩＯＰ）２
５及びこれらにクロック信号を送るクロック２６、・・
・が形成されるワンチップマイクロコンピュータに本発
明を適用し、ＣＰＵ２１の部分を誘電体（Ｓｉ０２）２
７で分離し、他の部分はシリコン基板表面に形成した。
この集積回路を放射線源下で動作させたところ、ＣＰＵ
２１におけるソフトエラーに起因する誤動作率は、ＣＰ
ＬＩをシリコン表面に形成した場合と比較して５％以下
に低減した。マイクロコンピュータの場１０− 合、ＣＰＵの誤動作率がシステム全体の誤動作率と大き
な相関があることはいうまでもない。
２１におけるソフトエラーに起因する誤動作率は、ＣＰ
ＬＩをシリコン表面に形成した場合と比較して５％以下
に低減した。マイクロコンピュータの場１０− 合、ＣＰＵの誤動作率がシステム全体の誤動作率と大き
な相関があることはいうまでもない。
なお、上記実施例では８１０２膜に多結晶シリコンを埋
込んだ後、レーザアニニルにより単結晶シリコンを形成
する誘電体分離方式を用いたが、これに限らずシリコン
基板に酸素イオンを高濃度にイオン注入する方法、シリ
コン基板の一部を陽極化成してポーラスシリコンとし、
このポーラスシリコンを酸化する方法などによって得ら
れる誘電体分離構造でも上記実施例と同様の効果を得る
ことができる。
込んだ後、レーザアニニルにより単結晶シリコンを形成
する誘電体分離方式を用いたが、これに限らずシリコン
基板に酸素イオンを高濃度にイオン注入する方法、シリ
コン基板の一部を陽極化成してポーラスシリコンとし、
このポーラスシリコンを酸化する方法などによって得ら
れる誘電体分離構造でも上記実施例と同様の効果を得る
ことができる。
以上詳述した如く本発明によれば、歩留りが高く、高速
・高信頼性の誘電体分離構造を有する半導体装置を提供
できるものである。
・高信頼性の誘電体分離構造を有する半導体装置を提供
できるものである。
第１図（ａ）〜（ｄ）は本発明の実施例における誘電体
分離構造の半導体装置を得るための観造工程を示す断面
図、第２図は本発明の他の実施例における誘電体分離構
造を有するマイクロコンピュータの構成図である。 １・・・ｐ型シリコン基板、２・・・ＳｉＯ２膜、３・
・・溝、４・・・多結晶シリコン、５・・・単結晶シリ
コン、６・・・ｎ型素子領域、７・・・ｎ型素子領域、
８・・・ゲート酸化膜、９・・・ゲート電極、１０．１
１．１２．１３・・・ｎ＋＋ソース、ドレイン領域、１
４・・・ｎ＋型型数散層１５．１６・・・ｐ＋＋ソース
、ドレイン領域、１７・・・ｐ＋型型数散層１８・・・
層間絶縁膜、１９・・・配線、２１・・・チップ、２２
・・・ＣＰＵ、２３・・・メモリコントローラ、２４・
・・メモリ、２５・・・入・出カポ−Ｉ〜、２６・・・
クロック、２７・・・誘電体（Ｓｉ０２）、３１・・・
周辺装置。 出願人代理人 弁理士 鈴江武彦
分離構造の半導体装置を得るための観造工程を示す断面
図、第２図は本発明の他の実施例における誘電体分離構
造を有するマイクロコンピュータの構成図である。 １・・・ｐ型シリコン基板、２・・・ＳｉＯ２膜、３・
・・溝、４・・・多結晶シリコン、５・・・単結晶シリ
コン、６・・・ｎ型素子領域、７・・・ｎ型素子領域、
８・・・ゲート酸化膜、９・・・ゲート電極、１０．１
１．１２．１３・・・ｎ＋＋ソース、ドレイン領域、１
４・・・ｎ＋型型数散層１５．１６・・・ｐ＋＋ソース
、ドレイン領域、１７・・・ｐ＋型型数散層１８・・・
層間絶縁膜、１９・・・配線、２１・・・チップ、２２
・・・ＣＰＵ、２３・・・メモリコントローラ、２４・
・・メモリ、２５・・・入・出カポ−Ｉ〜、２６・・・
クロック、２７・・・誘電体（Ｓｉ０２）、３１・・・
周辺装置。 出願人代理人 弁理士 鈴江武彦
Claims (3)
- （１） 半導体基板表面で該基板と誘電体により電気的
に絶縁された半導体層内に形成された能動素子と、半導
体基板表面に該基板と電気的に導通して形成された能動
素子とを有する半導体装置において、前記半導体基板と
誘電体により電気的に絶縁された半導体層の面積が全チ
ップ面積の３０％以下であることを特徴とする半導体装
置。 - （２） 半導体基板と誘電体により電気的に絶縁された
半導体層内に形成される能動素子が０ＭＯ８構造を有す
る特許請求の範囲第１項記載の半導体装置。 - （３）半導体基板と誘電体により電気的に絶縁された半
導体層内に形成される能動素子が論理演算部を構成する
素子であり、基板と電気的に導通した素子が記憶部を構
成する素子を含む特許請求の範囲第１項記載の半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063567A JPS60207363A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
| US07/206,903 US4879585A (en) | 1984-03-31 | 1988-06-15 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063567A JPS60207363A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60207363A true JPS60207363A (ja) | 1985-10-18 |
| JPH0147019B2 JPH0147019B2 (ja) | 1989-10-12 |
Family
ID=13232945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063567A Granted JPS60207363A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155655A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 半導体集積回路 |
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
-
1984
- 1984-03-31 JP JP59063567A patent/JPS60207363A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155655A (ja) * | 1987-12-14 | 1989-06-19 | Hitachi Ltd | 半導体集積回路 |
| JPH0338857A (ja) * | 1989-06-30 | 1991-02-19 | Honeywell Inc | 半導体装置および半導体分離構造を製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0147019B2 (ja) | 1989-10-12 |
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