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JPS6273815A - 大きなビツト幅のデ−タを処理するための回路網 - Google Patents

大きなビツト幅のデ−タを処理するための回路網

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Publication number
JPS6273815A
JPS6273815A JP61221742A JP22174286A JPS6273815A JP S6273815 A JPS6273815 A JP S6273815A JP 61221742 A JP61221742 A JP 61221742A JP 22174286 A JP22174286 A JP 22174286A JP S6273815 A JPS6273815 A JP S6273815A
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JP
Japan
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receivers
transmitter
input
circuitry
bit
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JP61221742A
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JPH07118643B2 (ja
Inventor
ベルンハルト、ウンガー
ライナー、ラウシエルト
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Siemens Corp
Original Assignee
Siemens Corp
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Publication date
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Publication of JPH07118643B2 publication Critical patent/JPH07118643B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、所定の負担能力の一つの送信器と、２段また
は３段に直列結合された差動増幅器を有する多数の受信
器とを備え、受信器の総数ｎが送信器の負担能力を著し
く上回っていて、受信器の総数ｎがそれぞれ０２個の受
信器を有するグループに分割されているような大きなビ
ット幅を有する５−夕を処理するＣＭＬ回路技術におけ
る回路網に関する。
〔従来の技術〕
大きな計算機設備では、処理すべきデータが並列処理さ
れなければならない例えば７２ビツトという非常に大き
なビット幅を有する。集積度が増し、接続ビン数が増せ
ば、ＬＳＩユニットにおいて大部分のデータワードまた
は全部のデータワードさえも並列処理することか可能と
なる。このことは内部では、例えばビット幅ｎのデータ
ワードのためのレジスタおよびマルチプレクサにおいて
一つの制御信号によって結合要素のｎ個の入力（例えば
クロック入力あるいはアドレス入力）を制御しなければ
ならないとうい結果をもたらす。
一つの送信器により制御可能な入力に接続された受信器
の個数、所謂ファンアウトは、送信器の負担能力によっ
て制限される。また、マスクスライス方式にて構成され
、多数の範囲に分割された所定の大きさ、の構成エレメ
ントの部分を含むような集積ユニットの場合にも同様に
ファンアウトは固定的に与えられる。通常セルライブラ
リの助けにて選択可能なＣＭ　Ｌ回路技術のバイポーラ
トランジスタからなる部分回路（セル群）のファンアウ
トｎ１は、圧倒的に！、ｆ　Ｗ’　８である。この値は
次の実施例にも基礎にされており、その場合に勿論具な
る値に関しても同じ考察が当てはまる。
しばしば大きなビット幅ｎにおける受信器の数は送信器
の許容ファンアウトｎ１よりも溝かに大きい。その場合
には、送信器によって制御されてそれぞれ０１個の受信
器を制御する付加的な増幅器を使用すればよい。このよ
うにすれば（ｎｌ）”個の受信器を賄うことができる。
増幅器としては一般に第＋ばによるＯＲゲートが使用さ
れる。この種の回路網は第ら図に示された、送信器Ｓ、
増幅器■および受信器Ｅからなる構成を有する。
〔発明が解決しようとする問題点〕
増幅器要素を使用した場合には、信号走行時間。
損失電力およびセル数が増大するという欠点がある。更
に、（ｎｌ）２個以上の受信器の場合には増幅器が直列
に接続されなければならない。
一つの送信器によって酸１岬可能な受信器の個数を増加
させる別の可能性は、送信器として用いられる回路セル
のファンアウトの増大にある。その場合に選択は２倍ま
たは３倍のドライブ能力に限定されるに留まる。という
のはこの種の各回路セルにおいて必要な構成素子数が非
常に増大するからである。信号走行時間が真先に長引く
ことはないが、しかし高められたドライブ能力が全ての
存在する受信器の制御に十分でない場合には更に付加的
な増幅器を設けなければならない。
ｋ倍のドライブ能力を有する送信器ＳＶを備えた回路網
の構成が第Ｃ図に示されている。
本発明の目的は、大きなビット幅ｎを有するデータワー
ドの処理のために２段または３段の直列結合を備えたＧ
ＭＬ回路技術におけるレジスタセルまたはマルチプレク
サセルのためのセル構成において、一つの送信器によっ
て多数の受信器が制御可能であり、しかもこの回路網が
著しく小さい損失電力・走行時間積を有し、ビット当た
りの構成素子が従来の回路網よりも少なくなるようにす
ることにある。
〔問題点を゛解決するための手段〕
上記目的は、本発明によれば、各受信器における第２お
よび第３の直列結合平面の差動増幅器の制御のため番ご
通常設けられている入カニミッタホロワを省略して、受
信器のグループにそれぞれ共通な高められたパワー能力
のエミッタホロワセルによって置き換え、共通なエミッ
タホロワセルの入力を送信器の出力に接続することによ
って達成される。
〔実施例〕
以下、図面を参照しながら本発明を実施例について更に
詳細に説明する。
第１図は本発明による構成された回路網構成図を示し、
第２図は２ビット・マルチプレクサの従来の実施例を示
し、第３図は多数のマルチプレクサを備えた本発明によ
る回路装置を示す。
第５図および第６図による表示と同様に第１図は本発明
シこよる回路網を示し、ここではファンアウトロ！を有
する１′つの送信２？ｉＳと、それにしたがってそれぞ
れ０２個の受信器Ｅ′″を有するｎＨＩＸＩのグループ
ＭＺとが設けられている。受信器Ｅ”の各グループＭ　
Ｚは高められたパワー能力を有する２段のエミッタホロ
ワＥＦを介して制御される。前置されたエミッタホロワ
ＥＦを備えた力電る受信器グループＭＺは後で複合セル
として示す。
第３図における２ビット・マルチプレクサを有する複合
セルの実施例の詳細な表示を説明する簡に直列結合を有
するＣ　Ｍ　Ｌ回路技術における通常の２ビット・マル
チプレクサセルを示す第２図を参照する。マルチプレク
サセルは３つの差動増幅器を存し、そのうち第１のロジ
ックの直列結合平面のＦ方の両差動増幅器は共通の２重
エミッタトランジスタＴ１を有する。トランジスタＴＩ
のコレクタは出力Ｑと接続されると共に、コレクタ抵抗
Ｒを介して基準電位として用いられる運転電源端子■。
。に接続されている。トランジスタＴ１のベースは第１
の比較電位ＶＲＩにある。マスクスライス装置の構成素
子部分が２重エミッタトランジスタを持たない場合にＳ
よ、トランジスタＴ１は一方でコレクタ７つ′他方で・
−・−スが並列接続された２つの華−の１ランジスタに
よって実現することができる。
１−ランジスタＴ　１と共に１、第１のデータビ、・１
−ＤＯをベースに接続されたトランジスタＴ２が第１の
差動増幅器を構成し７でいる。第２のデータビットＤ１
によって制御される第２の差動増幅器はトランジスタＴ
１とトランジスタ］゛３との［席勅によって生しる。
第１もしくは第２の差動増幅器のトランジスタＴＩ、Ｔ
２もしくは第７．第３の互いに接続されたエミッタ対は
、第２のロジックの直列結合平面にイ」属する第３の差
動増幅器のエミッタ結合されたｌ・ランジスタＴ４もし
くは第５のコレクタに接続されている。
第３０差動増幅器のスイッチング状態は、定電流Ｉ３が
供給されるのは第１の差動増幅器か又は第２の差動増幅
器かを、即ち出力Ｑに接続されるのは第１のデータビッ
トＤｏか又は第２のデータビットＤ１かを区別する。第
２のロジック平面の差１Ｊ増幅器はトランジスタＴ６お
よび定電流１１を供給する定電流源からなるエミ・７タ
ホロワを介してアドレスビットＡによって制御される。
このエミッタホロワはシフトされた信号レヘルの中間値
が比較電位ＶＲ２に対応するようにアドレスビットＡの
２進値のレベルシフトを起こさせる。第２濶において垂
直破線の右側にある２ビット・マルチプレクサの回路部
分は次に本体セルとして示されている。
第３図は本発明による複合２ビット・マルチプレクサ２
ルを示し、これは全部でｒ＋２個の本体セルを有するが
、このうち最初と最後の本体セルだけが図示されている
。第２図との比較によって、回路構成に関して与えられ
た第２図により詳述した本体セルとの一致性を容易にｔ
？７．３６することができる。それゆえ、図の簡単化の
ため参照符号がかなれて、アドレスビットＡにて制′４
１Ｈされるエミッタホロワ七ルの出力に接続されている
。エミ５・タホロワセルは直列接続された２つのエミッ
タホロワからなり、その場合にトランジスタＴ６と定電
流■１のだめの定電流源からなる第１のエミッタホロワ
は既に第２図にて説明したエミッタホロワと同一である
。後段に接続された第２のエミッタホロワは、高められ
た電流負担能力のトランジスタＴ７を備え、より高い電
流１２にて駆動される。
トランジスタＴ７は例えば通常の構成素子部分からなる
２または３個のトランジスタの対応せる電極の並列接続
によって実現することができる。
第２図による本体セルと第３図による本体セルとの間に
おける相違は元は第２の直列結合平面に（］属したが今
や第３の直列結合平面に屈す第３の差動増幅器のだめの
比較電位の高さにある。つまり、第３図による本体セル
の比Φを電位ＶＲ３を確定する場合に、２段のエミッタ
ホロ・フセルＴ６゜第７によるアドレスビットＡの２進
値の７１重の信号レベルシフトを考慮しなｚＪ−ればな
らない。
今まで扱われた全ての例にとって好都合な条性のもとで
エミッタホロワセルの最大ファンアウトを１６を越えて
高めることはないのは好適である。
なぜならば、さもないと立下がりおよび立上がりの信号
上ノジの過大な走行時間差が生しるからである。この制
限によっても、ｎ１＝８なる最大ファンアウトを有する
一つの送信器により既に１２８個の受信器を賄うことが
できる。
本発明による措置の適用は２ビット・マルチプレクサに
限らず、それぞれか＼る回路装置の多数に対して第２ま
たは第３の直列結合平面における差動増幅器の制御のだ
めの共通な制御信号を有効ならしめようとするような、
２段または３段の直列結合を有するＣＭＬ回路技術にお
ける全ての回路装置に可能である。
か＼る回路装置の典型的な例が並列データ入力および７
才たは出力用のレジスタ又はシフトレシルは、個々のレ
ジスタ段におけるクロックパルスの人力のための入カニ
ミッタホロワの省略によって構成され、それから多数の
本体セルと前置された共通の１つのエミッタホロワセル
からなる複合セルが構成される。既に述べたように、１
つの送信器Ｓと、それぞれ１つのエミッタホロワセルＥ
Ｆおよび０２個の受信器としての本体セルＥ０からなる
ｎ１個の複合セルＭＺとを備えた回路網の共通な構成が
第１図に示されている。
〔効果〕
これまで言及した回路網構成の以下の比較に関して、第
５図の回路網構成は場合ａ）として、第６図の回路網構
成は場合ｂ）として、第１図の回路網構成は場合Ｃ）と
して示す。
シミュレーション計算を行い、その場合に２ビット・マ
ルチプレクサと次の値を基礎にした。
ファンアウトｎ１＝８ 電流１１　　　　　　　＝０．５ｍＡ 電流Ｉ２　　　　　　　＝１．５ｍＡ 電流１３　　　　　　　＝１．５ｍＡ 砥抗Ｒ＝３００Ω 運転電圧Ｖｔｉ　　Ｖｃｃ　　＝　　４．５Ｖ場合ｂ）
においては送信器の差動増幅器電流は２・１３＝３ｍＡ
である。
次の表（２つに分けて示されている。）は、場合ａ）、
ｂ）、ｃ）について、種々のビット幅ｎに関し、最大ア
ドレス走行時間１ｄいビット当たりの損失電力・走行時
間積Ｑ（＝Ｐｖ・ＬｄＡ）、ビット当たりの構成素子数
ｍを示す。
表は、調査された３つのすべての量に関してビット幅ｎ
≧１６について既に、場合Ｃ）による本発明の回路網構
成の明白な有利性を示している。
これは、その場合に付加的な増幅器が必要ではあるが、
ビット幅ｎ＞１２８についても当てはまる。
【図面の簡単な説明】
第＋図は従来の回路網において使用される増幅器を例示
する回路図、第Ｓ図および第６図は従来の互いに異なる
回路網構成を示すブロック図、第１図は本発明による回
路網構成を示すブロック図、第２図は公知の２ビット・
マルチプレクサの実施例を示す回路図、第３図は多数の
マルチプレクサを備えた本発明による回路装置の実施例
を示す回路図である。 Ｓ−・−送信器、Ｅｌ−・−受信器、Ｍ　Ｚ　−受信器
グループ、Ｅ−・エミッタホロワセル。 ＩＧ　３

Claims (1)

  1. 【特許請求の範囲】 １）所定の負担能力の１つの送信器と、２段または３段
    に直列結合された差動増幅器を有する多数の受信器とを
    備え、受信器の総数ｎが送信器の負担能力を著しく上回
    っていて、受信器の総数ｎがそれぞれｎ２個の受信器を
    有するグループに分割されているような大きなビット幅
    を有するデータを処理するＣＭＬ回路技術における回路
    網において、各受信器における第２および第３の直列結
    合平面の差動増幅器の制御のために通常設けられている
    入力エミッタホロワを省略して、受信器（Ｅ＾＊）のグ
    ループ（ＭＺ）にそれぞれ共通な高められたパワー能力
    のエミッタホロワセル（ＥＦ）によって置き換え、前記
    共通なエミッタホロワセル（ＥＦ）の入力を送信器（Ｓ
    ）の出力に接続することを特徴とする大きなビット幅の
    データを処理するための回路網。 ２）負担能力ｎ１を有する１つの送信器（Ｓ）のほかに
    、ｎ＞ｎ１なる選択アドレス（Ａ）を供給するために２
    ビット・マルチプレクサを含み、該２ビット・マルチプ
    レクサのアドレス入力が受信器入力を形成していること
    を特徴とする特許請求の範囲第１項に記載の大きなビッ
    ト幅のデータを処理するための回路網。 ３）負担能力ｎ１を有する１つの送信器（Ｓ）のほかに
    、ｎ＞ｎ１なるクロックパルスを供給するためにレジス
    タ段を含み、該レジスタのクロック入力が受信器入力を
    形成していることを特徴とする特許請求の範囲第１項に
    記載の大きなビット幅のデータを処理するための回路網
    。
JP61221742A 1985-09-25 1986-09-19 データを処理するための回路網 Expired - Lifetime JPH07118643B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3534221 1985-09-25
DE3534221.8 1985-09-25

Publications (2)

Publication Number Publication Date
JPS6273815A true JPS6273815A (ja) 1987-04-04
JPH07118643B2 JPH07118643B2 (ja) 1995-12-18

Family

ID=6281919

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61221742A Expired - Lifetime JPH07118643B2 (ja) 1985-09-25 1986-09-19 データを処理するための回路網

Country Status (5)

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US (1) US4780629A (ja)
EP (1) EP0218121B1 (ja)
JP (1) JPH07118643B2 (ja)
AT (1) ATE62774T1 (ja)
DE (1) DE3678783D1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4123901C1 (en) * 1991-07-18 1992-10-15 Siemens Ag, 8000 Muenchen, De Switching stage for fast logic circuit - has differential amplifier operating as current switch with further current switches arranged on each amplifier branch, and MOS transistors in parallel with parasitic capacitances
US5550496A (en) * 1995-07-31 1996-08-27 Hewlett-Packard Company High speed I/O circuit having a small voltage swing and low power dissipation for high I/O count applications
US6791977B1 (en) 2000-10-17 2004-09-14 Gennum Corporation Reclocker circuit and router cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208940A (ja) * 1983-05-13 1984-11-27 Hitachi Ltd 論理ｌｓｉ
JPS59219014A (ja) * 1983-05-27 1984-12-10 Nec Ic Microcomput Syst Ltd 論理回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648061A (en) * 1970-05-19 1972-03-07 Ibm All transistor logic employing transistors of a single-conductivity-type
DE2821231C2 (de) * 1978-05-16 1980-01-24 Siemens Ag, 1000 Berlin Und 8000 Muenchen Master-Slave-Flipflop in Stromschalter-Technik
JPS556992A (en) * 1978-06-30 1980-01-18 Ibm Current drive circuit
US4386282A (en) * 1980-09-29 1983-05-31 Bell Telephone Laboratories, Incorporated Emitter function logic (EFL) shift register
DE3147547C2 (de) * 1981-12-01 1985-11-28 Siemens AG, 1000 Berlin und 8000 München Durch einen Übernahmetakt gesteuertes Flipflop in Stromumschaltetechnik
DE3204900C2 (de) * 1982-02-12 1983-12-15 Siemens AG, 1000 Berlin und 8000 München Koppelanordnung
DE3215518C1 (de) * 1982-04-26 1983-08-11 Siemens AG, 1000 Berlin und 8000 München Verknuepfungsglied mit einem Emitterfolger als Eingangsschaltung
DE3483137D1 (de) * 1983-11-30 1990-10-11 Fujitsu Ltd Ec-torfeld.
US4675553A (en) * 1984-03-12 1987-06-23 Amdahl Corporation Sequential logic circuits implemented with inverter function logic
US4605871A (en) * 1984-03-12 1986-08-12 Amdahl Corporation Inverter function logic gate
US4628216A (en) * 1984-07-09 1986-12-09 Advanced Micro Devices, Inc. Merging of logic function circuits to ECL latch or flip-flop circuit
JPS6182525A (ja) * 1984-09-29 1986-04-26 Toshiba Corp 半導体集積回路装置
US4686674A (en) * 1985-12-12 1987-08-11 Fairchild Semiconductor Multiplexer with inhibit for ECL gate array
US4686394A (en) * 1986-02-25 1987-08-11 Fairchild Semiconductor ECL circuit with current-splitting network

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59208940A (ja) * 1983-05-13 1984-11-27 Hitachi Ltd 論理ｌｓｉ
JPS59219014A (ja) * 1983-05-27 1984-12-10 Nec Ic Microcomput Syst Ltd 論理回路

Also Published As

Publication number Publication date
DE3678783D1 (de) 1991-05-23
JPH07118643B2 (ja) 1995-12-18
EP0218121B1 (de) 1991-04-17
ATE62774T1 (de) 1991-05-15
EP0218121A1 (de) 1987-04-15
US4780629A (en) 1988-10-25

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