JPH06507281A - ｎ−チャネル−ロジックブロック及び該ロジックに対して逆方向のｐチャネル−ロジックブロックを有する非同期回路用ロジック回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ｎ−チャネル−ロジックブロック及び該ロジックに対して逆方向のｐチャネル− ロジックブロックを有する非同期回路用ロジック回路装置本発明は請求の範囲１ 記載のロジック回路に関するこの種ロジック回路装置は例えば下記の刊行物に示 されている。

Ｔ、　Ｉｌｅｎｇ　ｅｔ　ａｌ、著述論文題目”Ｄｅｓｉｇｎ　ｏｆ　Ｃ１ｏｃ ｋ−Ｆｒｅｅ　Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｓｙｓｔｅｍｓ　ｆｏｒ　Ｒｅａｌ −Ｔｉｍｅ　ＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ”　ｉｓ　Ｄｉｇｅｓｔ　ｏｆ 　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ　５ｅｉｔｅ第２５３２〜２５３５頁、Ｉ ＥＥＥ　ＩＣＣＡＤ８９に附して。上記ロジック回路装置は２つのロジックブロ ックを有するロジック回路を備える。上記両ロジックブロックは夫々ｎ−チャネ ル−トランジスタから形成されており、また上記ロジック回路では１つのロジッ クブロックの各出力側がインバータを介してプリチャージトランジスタ（これは 当該ロジックブロックに接続されている）のゲートに帰還結合されていて、それ によりそのつどロジックブロックの出力電圧を次のような状態生起までスタチッ クに確保する即ち、有効データによりロジック回路の出力側における電位変化が 生ぜしめられるまで当該出力電圧を安定的に確保する。

本発明の基礎を成す課題とするところは最大の耐障害性及び一層わずかな損失電 力を従来ＣＭＯＳロジックブロックの同時使用下で実現可能にする、非同期回路 用ロジック回路装置を提供することにある。

上記課題は請求の範囲１の特徴部分により解決される。

本発明により殊に得られる利点とするところは、当該両ロジックブロックの相互 間の結合に基づき給電電圧ＶＤＤと基準ＶＳＳとの間でクロスカレントが生じ得 ず、もって遥かにわずかな損失電圧が達成されることである。

請求の範囲２〜４は本発明のロジック回路装置の有利な構成に係わる。

次に図を用いて本発明を詳述する。

図１は、非同期回路用の既に公知のロジック回路装置を示す。

図２は非同期回路用の本発明のロジック回路装置を示す。

図３は公知の又は本発明のロジック回路装置の第１０シツクブロツクの実施例の 構成図である。

図４は図３の第１０シツクブロツクに適合する、第２０シツクブロツク（公知ロ ジック回路装置における）の構成図である。

図５は図３の第１０シツクブロツクに適合する第２０シツクブロツク（本発明の ロジック回路装置における）の構成図である。

非同期の又は“自己タイミングのとられた”　（自己同調）回路はサブμｍ領域 に対する将来向けの回路方式と見做される、それというのは、現在の通常のグロ ーバルのクロック制御にて将来の高度の複雑な、極めて高速の回路において、ク ロック供給の際遅延（走行時間）問題（クロッラスキュー）が生じ、それにより 相応のシステムがその寸法仕様の点で制限され、および／又は低減された処理速 度を来たす。非同期回路（該回路は“ハンドシェイク〃方式に従って相互に変位 を行なう）の場合、中央クロックにより生じるそのような問題は排除される。

そのような非同期回路装置に対するベースとして、次のようなロジック回路装置 が必要とされる、即ち、間合せ信号（リクエスト）に基づきロジック結合を実施 し、当該ロジック回路の出力側に有効データが現われると直ちに完了通報信号（ 完了状態）を、当該ロジック回路装置の相応の出力側に生じさせるロジック回路 装置が必要とされる。

非同期的回路用のロジック回路装置は概して図１に示すように構成され、ｄｉｆ ｆｅｒｅｎｔｉａｌ　ｃａｓｃｏｄｅ　ｖｏｌｔａｇｅｓｗｉｔｃｈｅｄ　ｌｏ ｇｉｃ　（Ｄ　ＣＶ　Ｓ　Ｌ　）差動カスコード電圧スイッチングロジックと称 される。図１に示すロジック回路装置では複数の入力線路ｉｎが第１のロジック ブロックＮＬと、第２０シツクブロツクＩＮＬとに接続されている。その際第２ ０シツクブロツクＩＮＬは第１０シツクブロツクＮＬに対して逆に構成されてい る。ロジックブロックＮＬの出力側Ａ１は第１プリチヤージトランジスタ対のト ランジスタ３及びトランジスタ４の端子に接続されている。第１０シツクブロツ クＮＬの出力側Ａ２はチャージトランジスタ５の端子に接続されている。第２０ シツクブロツクＮＬの出力側Ａ３は夫々、第２プリチヤージトランジスタ対のト ランジスタ１とトランジスタ２の端子に接続され、第２０シツクブロツクＩＮＬ の出力側Ａ４は節減上の理由から同様にチャージトランジスタ５に接続されてい る。第１プリチヤージトランジスタ対のトランジスタ４のゲートは帰還結合イン バータＩ２の出力側に接続され、第２プリチヤージトランジスタ対のトランジス タ１のゲートは帰還結合−インバータ■１の出力側に接続されている。第１０シ ツクブロツクＮＬの出力側Ａ１はＮＡＮＤ回路Ｎの第１入力端に接続され、第２ ０シツクブロツクＩＮＬの出力側Ａ３はＮＡＮＤ結合回路Ｎの第２入力端に接続 され、上記ＮＡＮＤ回路の出力側は完了通報−出力側ｃｍｐｌを成す。第１及び 第２プリチヤージトランジスタ対のトランジスタト・・・・・４の第２端子は電 圧給電端子ＶＤＤに接続され、チャージトランジスタ５の第２端子は基準電位に 接続されている。第１０シツクブロツクＮＬ及びチャージトランジスタ５は第１ のチャネル型のトランジスタ、例えばｎチャネルトランジスタから成り、上記両 プリチャージトランジスタ対は第２チヤネル型、例えばｐ−チャネルトランジス タを育する。出力側ｏｕｔは第１０シツクブロツクＮＬの第１出力側にＡ１接続 されるか、又は第２０シツクブロツクＩＮＬの第１入力端Ａ３に接続される。ロ ジックブロックＮＬ及びＩＮＬの部分は場合により相互に利用可能であり、この ことは上記両ロジックブロック間の破線で示す接続路Ｖによって示されている。

図１に示すように構成された公知のロジック回路装置においてロー（低）レベル が間合せ入力側ｒｅｑに加わると、当該ロジック回路装置はプリチャージ段階に おかれ、第１及び第２プリチヤージトランジスタ対のトランジスタ２及び３は導 通状態になり、チャージトランジスタ５は阻止状態になり、それにより上記ロジ ックブロックＮＬ及びＩＮＬの再出力側Ａ１及びＡ３は夫々ハイ（高）レベルを とり、完了通報出力側ｃｍｐｌはロー（低）レベルを受取る。上記再出力側Ａ１ 及びＡ２は間合せ入力側ｒｅｑにおけるレベル変化の後当該両ロジックブロック によってのみ制御を受け得るようにするため、当該ロジックブロックの出力側Ａ １及びＡ３のレベルが、夫々のプリチャージ−トランジスタ対の第２トランジス タエないし４のゲートへ帰還結合される。間合せ入力側ｒｅｑがハイ（ｈｉｇｈ ）電位を受け取ると、上記両プリチャージトランジスタ対の両トランジスタ２． ３は阻止され、当該プリチャージトランジスタ対の両トランジスタ１及び４はさ らに導通する。常に第１０シツクブロツクの出力側Ａ１又は第２０シツクブロツ クの出力側Ａ３がロー（低）レベルに放電されねばならないので、ロジック回路 装置の出力側ｏｕｔにおける信号は次のような際有効となる、即ち再出力側Ａ１ 又はＡ３のうちの１つのチャージにおける変化が起ると有効になる。厳密に云え ば、ロジック回路装置の出力側に有効データの現われるのは完了通報信号ｃｓｐ ｌが指示するのよりも、ＮＡＮＤ回路の伝播遅延だけ早い。帰還結合インバータ １１及び■２に基づきトランジスタ１及び４はロジック回路装置の出力側に有効 データが現われるまで導通状態におかれるので、クロスカレントが流れ得る、そ れというのは１つのロジックブロックの両トランジスタ及びチャージトランジス タ５が同時に導通状態になるからである。

第１のロジックブロックが例えば図３に示すように２つの直列に接続されたチャ ネルトランジスタＮｌ。

Ｎ２（それのゲートは直接ロジック回路の入力側ｉｎ１、ｉｎ２に接続されてい る）から成る場合、第１のロジックブロックＮＬはアンド回路を成し、このアン ド回路は回路全体構成に基づきＮＡＮＤ回路を実現する。第１０シツクブロツク と逆の、第２０シツクブロツクのＮＡＮＤ回路は図４に示すようにｎチャネル技 術で反転入力側を有するオア回路として実現可能である。その場合上記両トラン ジスタＮｌ’　、Ｎ２’　は並列接続されており、それのゲートはインバータ１ ６゜１７を介してロジック回路の入力側ｉｎｌ、ｊｎ２に接続されている。

図２に示す非同期回路用の本発明の回路装置では第１のロジックブロックＮＬの みが、ｎチャネルトランジスタから成り、第２０シツクブロツクＰＬはｐチャネ ルトランジスタから成る。第１のロジックブロックと第２０シツクブロツクの双 方が、図１のロジック回路装置におけるように当該ロジック回路装置の入力側と 接続されている。第１のロジックブロックＮＬは出力側ＡＩにてトランジスタ９ と１０を介して給電電圧ＶＤＤに接続され、出力側Ａ２にてチャージトランジス タ１１を介して基準電位ｖＳＳと接続されている。

同様にして、第２０シツクブロツクＰＬは出力側Ａ６にてチャージトランジスタ 対のトランジスタ７．８を介して基準電位ｖＳＳに接続され、出力側Ａ５にてチ ャージトランジスタ６を介して給電電圧ＶＤＤに接続されている。ここにおいて トランジスタ６．９．１０はｐチャネルトランジスタであり、トランジスタ７゜ ８．１１はｎチャネルトランジスタである。ロジック回路装置の間合せ入力側ｒ ｅｑは直接的には第１プリチヤージトランジスタ対のトランジスタ９のゲート及 びチャージトランジスタ１１のゲートに接続され、間接的にはインバータＩ３を 介して第２プリチヤージトランジスタ対のトランジスタ７のゲート及びチャージ トランジスタ６のゲートに接続されている。第１０シツクブロツクＮＬの出力側 Ａ１はインバータ■５を介して第２プリチヤージトランジスタ対のトランジスタ ８のゲートに接続され、出力側へ６はインバータ■４を介して第１プリチヤージ トランジスタ対のトランジスタ１０のゲートに接続されている。一致（対等）回 路Ｅは入力側でロジックブロックＮＬの出力側Ａ１とロジックブロックＰＬの出 力側Ａ６に接続され、また出力側ではロジック回路装置の完了通報出力側ｃｍｐ ｌに接続されている。ロジックブロックＮＬの出力側Ａ１はロジック回路装置の 出力側ｏｕｔとして引き出され得及び／又はロジックブロックＰＬの出力側ｏｕ ｔ’　として引出され得る。

ロジック回路（装置）の間合せ入力側ｒｅｑにロー（低）電位が加わると、両チ ャージトランジスタ６．１１は非導通状態になり、当該プリチャージトランジス タ対の当該両トランジスタ７と９は導通する。ロジックブロックＮＬの出力側Ａ １及びロジック回路装置の出力側ｏｕｔ並びに対等（一致）結合回路Ｅの入力側 はハイ（高）電位をとり、これに反して、ロジックブロックＮＬの出力側Ａ６及 び一致（対等）結合回路Ｅの第２入力端はロー（低）レベルをとり、従って、ロ ジック回路装置の完了通報出力側ｃｏｉ＋ｐｌはロー（低）しベルをとる。それ というのは当該対等（一致）関係が存在しないからである。当該面プリチャージ トランジスタ対の両トランジスタ８，１０はそのっど相互に阻止状態におかれて いる。ロジック回路装置の間合せ入力側ｒｅｑにハイ（高）電位が加わえられる と、当該プリチャージトランジスタ対のトランジスタ７と９は非導通状態におか れ、両チャージトランジスタ８と１０はインバータ１４．１５を介しての相互結 合により非導通状態に保持され、それにより、クロスカレントの発生が回避され る。当該面ロジックブロックは相互に逆の特性の関係にあるので、上記再出力側 Ａ１．Ａ６のうちの１方がそれのプリチャージレベルを維持し、その他方の出力 側はそのレベルが変化する。その場合当該出力側はこれと接続されたインバータ Ｉ４ないしＩ５及びトランジスタ１０ないし８を介して、そのつど他方の出力側 のプリチャージレベルにスタチックに固定的に保持される。１方の出力側におけ るプリチャージレベルの変化が終了すると、再出力側ＡＩ、Ａ６が同じレベルを とり、完了通報出力側Ｃ■ｐ１にて当該ロジック回路装置の出力側ｏｕｔにおけ るハイ（高）−電位は有効データを指示する。

冒頭に述べたように、同じくロジックブロックＮＬに対して、当該トランジスタ Ｎ１．Ｎ２から成る図３に示すアンド回路を使用する場合にはロジックブロック ＰＬに対して、２つのｐチャネルトランジスタＰ１、Ｐ２の並列接続体から成る 図５に示すオア回路が選定されるべきである。両ｐチャネルトランジスタＰ１、 Ｐ２の並列接続体はＡ５とＡ６との間に設けられ、トランジスタＰ１のゲートは ロジック回路装置の入力側ｉｎｌに接続され、トランジスタＰ２のゲートはロジ ック回路装置の入力側ｉｎ２に接続されている。図４及び図５からも明らかなよ うに、本発明のロジック回路装置では公知ロジック回路と異なって、一連のイン バータ、例えば、１６と１７を節減でき、それにより、殊に比較的大きなロジッ クブロックの場合一致ゲートＥの構成がわずかに余計に複雑になるだけであり、 屡々補償以上の作用を受け得る。図１にて接続路Ｖにて表わされているような、 両ロジックブロックＮＬ、ＰＬの各部分の相互間の利用も同様に可能である。

ＩＧＩ ＩＧ２ 補正書の翻訳文提出書（特許法第１８４条の８）平成　５年１１月　５日

Claims (4)

【特許請求の範囲】
1. １．複数の入力線路（ｉｎ）が第１のロジックブロック（ＮＬ）と第２のロジッ クブロック（ＩＮＬないしＰＬ）との双方に接続されており、上記の第２ロジッ クブロック（ＩＮＬないしＰＬ）は上記の第１ロジックブロック（ＮＬ）に対し て逆方向にないし逆特性を以て接続構成されているロジック回路装置であって、 上記第１ロジックブロック（ＮＬ）の第１出力側（Ａ１）が、夫々、第１ブリチ ャージトランジスタ対の第１（３ないし９）及び第２トランジスタ（４ないし１ ０）の第１端子に接続され、上記第１ロジックブロック（ＮＬ）の第２出力側（ Ａ２）が、チャージトランジスタ（５ないし１１）の第１端子に接続されており 、更に、上記第２ロジックブロック（ＩＮＬないしＰＬ）の第１出力側（Ａ３な いしＡ６）が、夫々、第２ブリチャージトランジスタ対の第１（２ないし７）及 び第２トランジスタ（１ないし８）の第１端子に接続され、上記第２ロジックブ ロック（ＩＮＬないしＰＬ）の第２出力側（Ａ４ないしＡ５）が、チャージトラ ンジスタ（５ないし６）の第１端子に接続されており、更に、上記第１ブリチャ ージトランジスタ対の第１トランジスタ（３ないし９）のゲートと、上記第１ロ ジックブロックに接続されたチャージトランジスタ（５ないし１１）のゲートと が、直接的に問合せ入力側（ｒｅｑ）に接続されており、更に、上記第１ブリチ ャージトランジスタ対の第２トランジスタ（４ないし１０）のゲートとが、第１ 帰還インバータ（１２ないし１４）の出力側に接続されており、更に、上記第２ ブリチャージトランジスタ対の第２トランジスタ（１ないし８）のゲートが、第 ２帰還結合インバータ（Ｉ１ないしＩ５）の出力側と接続されており、上記第１ ロジックブロックの第１出力側（Ａ１）が、ロジック結合回路（ＮないしＥ）の 第１入力側に接続され、上記第２ロジックブロック（Ａ３ないしＡ６）の第１入 力側が、上記ロジック結合回路（ＮないしＥ）の第２入力側に接続されており、 上記ロジック結合回路の１つの出力側が完了通報出力側（ｃｍｐ１）を成し、更 に、上記第１ブリチャージトランジスタ対の第１及び第２トランジスタの各第２ 端子が、給電電圧（ＶＤＤ）に接続され、上記第１ロジックブロックに接続され ているチャージトランジスタ（５ないし１１）の第２端子が基準電位（ＶＳＳ） に接続されており、更に、上記第１ロジックブロック（ＮＬ）は第１チャネル型 のトランジスタから成り、上記第１ロジックブロックに接続されたチャージトラ ンジスタ（５ないし１１）は同様に第１のチャネル型に構成され、上記第２ロジ ックブロックは上記第２ロジックブロックに接続されたチャージトランジスタ（ ５ないし６）のチャネル型と一致するチャネル型を有するトランジスタから成り 、上記第２ロジックブロックのトランジスタのチャネル型は上記第２ブリチャー ジトランジスタ対の第１（２ないし７）と第２トランジスタ（１ないし８）のチ ャネル型と異なっているものである当該ロジック回路装置において、上記ロジッ ク結合回路は対等（一致）結合回路を有し上記第１帰還結合インバータ（Ｉ４） の１つの入力側が、上記第２ロジックブロック（ＰＬ）の第１出力側（Ａ６）と 接続されており、上記第２ロジックブロック（ＰＬ）に接続されたチャージトラ ンジスタ（６）のゲートと、上記第２ブリチャージトランジスタ対の第１トラン ジスタ（７）のゲートとが、間合せ入力側（ｒｅｑ）に接続されており、更に、 上記第２ロジックブロック（ＰＬ）は上記第１ロジック部分（ＮＬ）の第１チャ ネル型と異なる第２のチャネル型を有していることを特徴とするロジック回路装 置。
2. ２．当該ロジック回路装置の出力側（ｏｕｔ）が、上記第１ロジックブロック（ ＮＬ）の第１出力側（Ａ１）と接続されている請求の範囲第１項記載の装置。
3. ３．当該ロジック回路装置の１つの出力側（ｏｕｔ′）が、上記第２ロジックブ ロック（ＰＬ）の第１出力側と接続されている請求の範囲第１項又は第２項記載 の装置。
4. ４．上記第１ロジックブロック（ＮＬ）はｎチャネルトランジスタから構成され 第２ロジックブロック（ＰＬ）はｐチャネルトランジスタから構成されている請 求の範囲第１項から第３項までのうちいずれか１項記載の装置。