JPS59208940A - 論理ｌｓｉ - Google Patents
論理ｌｓｉInfo
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- JPS59208940A JPS59208940A JP8262083A JP8262083A JPS59208940A JP S59208940 A JPS59208940 A JP S59208940A JP 8262083 A JP8262083 A JP 8262083A JP 8262083 A JP8262083 A JP 8262083A JP S59208940 A JPS59208940 A JP S59208940A
- Authority
- JP
- Japan
- Prior art keywords
- wired
- gate
- circuit
- lsi
- current
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、バイポーラトランジスタにより構成される
論理ＬＳＩに関し、特にエミッタ・カップルド・ロジッ
ク回路を基本回路としてマスタスライス法により形成さ
れる論理ＬＳＩ１高速化させるのに適した技術に関する
。
論理ＬＳＩに関し、特にエミッタ・カップルド・ロジッ
ク回路を基本回路としてマスタスライス法により形成さ
れる論理ＬＳＩ１高速化させるのに適した技術に関する
。
〔背景技術］
マスタスライス法により形成される論理ＬＳＩ（以下マ
スタライスＬＳＩと称する）を構成する基本回路として
、第１図に示すようなエミッタ・カップルド・ロジック
回路（以下ＥＣＬ回路と称する）が知られている。
スタライスＬＳＩと称する）を構成する基本回路として
、第１図に示すようなエミッタ・カップルド・ロジック
回路（以下ＥＣＬ回路と称する）が知られている。
ＥＣＬ回路は複数のＥＣＬ回路の出力ノードを互いに接
続することによりワイヤード・オアをとることができる
ため、マスタスライスＬＳＩにおいて多用されている。
続することによりワイヤード・オアをとることができる
ため、マスタスライスＬＳＩにおいて多用されている。
ところが、かかるＥＣＬ回路からなるマスタスライスＬ
ＳＩでは、ワイヤード・オアをとる場合、消費電流を少
なくするため、第２図に示すように・各ＥＣＬ回路の出
力部のエミッタ争７オロワのトランジスタＱ。、〜Ｑｏ
３ のエミッタ側を配線により接続いその接続ノードに
、各ＥＣＬ回路のエミッタ・フォロワに予め用意されて
いる抵抗Ｒ，−Ｒ。
ＳＩでは、ワイヤード・オアをとる場合、消費電流を少
なくするため、第２図に示すように・各ＥＣＬ回路の出
力部のエミッタ争７オロワのトランジスタＱ。、〜Ｑｏ
３ のエミッタ側を配線により接続いその接続ノードに
、各ＥＣＬ回路のエミッタ・フォロワに予め用意されて
いる抵抗Ｒ，−Ｒ。
のうち一つだけを接続させていた。これによって、通常
のＥＣＬ回路の出力部（第１図のエミッタ・フォロワＥ
Ｆ、）と同じ電流がワイヤード・オアの出力部に流され
るようにしていた・ ところで、一般にマスタスライスＬＳＩにおいては、ワ
イヤード・オアをとりたいゲート回路（ＥＣＬ回路）が
互いに比較的離れているため、ワイヤード・オアをとる
と配線の長さが長くなって浮遊容量が増加１−１負荷容
量が増加される。寸た、ワイヤード・オアの出力を受け
るゲート回路の数すなわちファンアウト数が増えると、
その入力トランジスタのベースの寄生容量すてよる負荷
が増加さカーる。更に、ワイヤード・オアケとるゲート
回路の数が増えると、エミッタ接続されるトランジスタ
の数が多くなるため、そのトランジスタのベース・エミ
ッタ間の寄生容量も負荷として見えるようｉＩてなる。
のＥＣＬ回路の出力部（第１図のエミッタ・フォロワＥ
Ｆ、）と同じ電流がワイヤード・オアの出力部に流され
るようにしていた・ ところで、一般にマスタスライスＬＳＩにおいては、ワ
イヤード・オアをとりたいゲート回路（ＥＣＬ回路）が
互いに比較的離れているため、ワイヤード・オアをとる
と配線の長さが長くなって浮遊容量が増加１−１負荷容
量が増加される。寸た、ワイヤード・オアの出力を受け
るゲート回路の数すなわちファンアウト数が増えると、
その入力トランジスタのベースの寄生容量すてよる負荷
が増加さカーる。更に、ワイヤード・オアケとるゲート
回路の数が増えると、エミッタ接続されるトランジスタ
の数が多くなるため、そのトランジスタのベース・エミ
ッタ間の寄生容量も負荷として見えるようｉＩてなる。
その結果、ワイヤード・オアの数やファンアウト数が増
加１−るに従って総負荷容量が増太し、１１号の伝搬遅
延時間が増大してマスタスライスＬＳＩＩＤ高速化を妨
げる原因となっていることが分かった。
加１−るに従って総負荷容量が増太し、１１号の伝搬遅
延時間が増大してマスタスライスＬＳＩＩＤ高速化を妨
げる原因となっていることが分かった。
し発明の目的〕
この発明は上記のような背景の下になされたもので、特
にＥＣＬ回路を基本ゲート回路とするマスタスライスＬ
ＳＩにおいて、多数のゲート回路の出力のワイヤード・
オアをとる際の信号の遅延時間が減少され、これによっ
てＬＳＩ全体の高速化が可能となるようにすることを目
的とする、本発明の前記ならびにその１１かの目的と新
規な特徴は、本明細書の記述および添附図面からあきら
かになるであろう〇 し発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
にＥＣＬ回路を基本ゲート回路とするマスタスライスＬ
ＳＩにおいて、多数のゲート回路の出力のワイヤード・
オアをとる際の信号の遅延時間が減少され、これによっ
てＬＳＩ全体の高速化が可能となるようにすることを目
的とする、本発明の前記ならびにその１１かの目的と新
規な特徴は、本明細書の記述および添附図面からあきら
かになるであろう〇 し発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわちこの発明は、ＥＣＬ回路の出力部ごとに配置さ
れている抵抗を、ワイヤード・オアをとった際の負荷容
量すなわち配線長や、ファンアウト数等に応・じて複数
個接続して、エミッタ・７オロワに流きれる電流を増加
させることによって、ワイヤード・オアに伴なう負荷容
量の増大によジ信号の遅延時間が増大されないようにし
て上記問題点を達成するものである。
れている抵抗を、ワイヤード・オアをとった際の負荷容
量すなわち配線長や、ファンアウト数等に応・じて複数
個接続して、エミッタ・７オロワに流きれる電流を増加
させることによって、ワイヤード・オアに伴なう負荷容
量の増大によジ信号の遅延時間が増大されないようにし
て上記問題点を達成するものである。
第３図は本発明を適用したマスタスライスＬＳＩにおけ
るワイヤード・オアゲート部の構成の一実施例を示すも
のである。図面は一例として、第４図に示すような４個
のＮＯＲゲー）Ｇ、−Ｇ４のワイヤード−オアをとる場
合のワイヤード争オアゲート部Ｇｗの構成例を示す。上
記各ＮＯＲゲート０１〜Ｇ＜ ４’ｉ、それぞれ第１図
の′ＦＪＣＬ、回路と同じような構成にされている。
るワイヤード・オアゲート部の構成の一実施例を示すも
のである。図面は一例として、第４図に示すような４個
のＮＯＲゲー）Ｇ、−Ｇ４のワイヤード−オアをとる場
合のワイヤード争オアゲート部Ｇｗの構成例を示す。上
記各ＮＯＲゲート０１〜Ｇ＜ ４’ｉ、それぞれ第１図
の′ＦＪＣＬ、回路と同じような構成にされている。
第３図において、Ｑ９．〜ＱＯ４はＥＣＬ回路のエミッ
タ・フォロワＥＦｏを構成する出力用のトランジスタで
あυ、第１図の回路内のトランジスタｑに相当するもの
である。
タ・フォロワＥＦｏを構成する出力用のトランジスタで
あυ、第１図の回路内のトランジスタｑに相当するもの
である。
また、）ζ、〜Ｒ４はそれぞれこれらのトランジスタＱ
ｏ ＋ ””−ＱＯ４の近傍に予め形成されている拡散
層等からなる抵抗素子である。
ｏ ＋ ””−ＱＯ４の近傍に予め形成されている拡散
層等からなる抵抗素子である。
；ｅ：してこの実施例では、上記出力用のトランジスタ
Ｑ。１〜Ｑｏ ４の各エミッタが、マスタスライス法に
よる配線形成時に適当な論理を組むための他の信号線と
ともに形成される配線！によって、互いに共通に接続さ
れている。また、これらのトランジスタＱ。、〜Ｑｎ４
の共通のエミッタには、特に制限されないが、両端のト
ランジスタＱＯＩとＱＯ４に付属する抵抗Ｒ１とＲ４が
接続されている。
Ｑ。１〜Ｑｏ ４の各エミッタが、マスタスライス法に
よる配線形成時に適当な論理を組むための他の信号線と
ともに形成される配線！によって、互いに共通に接続さ
れている。また、これらのトランジスタＱ。、〜Ｑｎ４
の共通のエミッタには、特に制限されないが、両端のト
ランジスタＱＯＩとＱＯ４に付属する抵抗Ｒ１とＲ４が
接続されている。
従って、上記トランジスタＱ。Ｉ−Ｑｏ４のうち少なく
とも一つがオンされてワイヤード・オアの出力がハイレ
ベルにされるときに流される電流ＩＥＦが、第２図のよ
うに抵抗を一つだけ接続させた場合に比べて増大させら
れる。そのため、ワイヤード◆オアゲー）Ｇｗを構成す
るために形成された配線ぶの浮遊容量や、ワイヤード・
オアゲートの出力ノードとしての共通エミッタに接続さ
れる次段のゲート回路Ｇ、１０入力トランジスタのベー
スに寄生する容量、あるいはオンされたトランジスタ（
例えばＱ、、 ） から見える他のトランジスタ（Ｑ
ｏ＝〜ＱＱ４ ）のベースエミッタ間の寄生容量に対す
る駆動能力が高められる。その結果、ワイヤード・オア
ゲート部における信号の伝搬遅延時間が短縮される。
とも一つがオンされてワイヤード・オアの出力がハイレ
ベルにされるときに流される電流ＩＥＦが、第２図のよ
うに抵抗を一つだけ接続させた場合に比べて増大させら
れる。そのため、ワイヤード◆オアゲー）Ｇｗを構成す
るために形成された配線ぶの浮遊容量や、ワイヤード・
オアゲートの出力ノードとしての共通エミッタに接続さ
れる次段のゲート回路Ｇ、１０入力トランジスタのベー
スに寄生する容量、あるいはオンされたトランジスタ（
例えばＱ、、 ） から見える他のトランジスタ（Ｑ
ｏ＝〜ＱＱ４ ）のベースエミッタ間の寄生容量に対す
る駆動能力が高められる。その結果、ワイヤード・オア
ゲート部における信号の伝搬遅延時間が短縮される。
上記ワイヤード−オアゲート部の出力ノードに接続され
る総負荷容量がどの程度になったら、上記のように抵抗
を２つ接続するかは一概に言うことはできない。例えば
、ワイヤード−オアをとるために形成される配線形の長
さや、ワイヤード・オアをとるゲート回路の数（ワイヤ
ードΦオアゲートから見たファンイン数）、ワイヤード
・オアゲートのファンアウト数、あるいはこのワイヤー
ド・オアゲート部通る信号線のＬＳＩ全体におけるウェ
イト等を総合的に考慮して決定するのが妥当である。
る総負荷容量がどの程度になったら、上記のように抵抗
を２つ接続するかは一概に言うことはできない。例えば
、ワイヤード−オアをとるために形成される配線形の長
さや、ワイヤード・オアをとるゲート回路の数（ワイヤ
ードΦオアゲートから見たファンイン数）、ワイヤード
・オアゲートのファンアウト数、あるいはこのワイヤー
ド・オアゲート部通る信号線のＬＳＩ全体におけるウェ
イト等を総合的に考慮して決定するのが妥当である。
なお、上記実施例ではトランジスタＱ。、〜ＱＯ４の共
通のエミッタに接続される抵抗素子としてＲ。
通のエミッタに接続される抵抗素子としてＲ。
とＲ１が使用されているが、これに限定されるものでｌ
−１：なく、他の抵抗素子鵬やＲ５を用いるようにして
もよい。たたし、回路を一次元的にながめた場合に実施
例のように両端に位置する抵抗素子鈎とべを接続するの
が最も良い。その理由は、配線Ｊに電流が流れたとき、
この配線Ｊに存在する内部抵抗によって生ずる電圧降下
に伴なう出力レベルの低下が両端の抵抗を用いた場合が
最も小さくなるからである。
−１：なく、他の抵抗素子鵬やＲ５を用いるようにして
もよい。たたし、回路を一次元的にながめた場合に実施
例のように両端に位置する抵抗素子鈎とべを接続するの
が最も良い。その理由は、配線Ｊに電流が流れたとき、
この配線Ｊに存在する内部抵抗によって生ずる電圧降下
に伴なう出力レベルの低下が両端の抵抗を用いた場合が
最も小さくなるからである。
さらに、上記実施例では抵抗素子が２つ接続されている
が、もっとファンイン数やファンアウト数が多くなった
ような場合には、接続する抵抗の数をふやして電流を多
くし、駆動能力を更に品めて遅延時間を短縮させること
ができる。しかし、あまり電流が大きくなり過ぎると所
望の出力レベルが充分に出なくなるおそれがあり、甘た
消費電流も多くなるので、接続すべき抵抗の数には自と
限度がある。
が、もっとファンイン数やファンアウト数が多くなった
ような場合には、接続する抵抗の数をふやして電流を多
くし、駆動能力を更に品めて遅延時間を短縮させること
ができる。しかし、あまり電流が大きくなり過ぎると所
望の出力レベルが充分に出なくなるおそれがあり、甘た
消費電流も多くなるので、接続すべき抵抗の数には自と
限度がある。
このように上記実施例では、ワイヤード・オアをとる場
合にその負荷容量に応じて抵抗を複数個接続し、エミッ
タ・７オロワに流される電流を増加させることによって
、信号の伝搬遅延時間を短縮させるようにしている、そ
のため、ワイヤード・オアを多数含むような論理ＬＳＩ
の高速化が可能となる。しかも、マスタスライスＬＳＩ
では、もともと各ＥＣＬ回路の出力部（エミッタ・７オ
ロワ）にそれぞれ抵抗が設けられており、上記実施例で
はワイヤード・オアゲート部に接続される抵抗として、
上記ＥＣＬ回路出力部の抵抗を用いている。そのため、
ワイヤード・オアゲート部に流す電流の大きさを変える
ために、予めよけいな抵抗素子を形成しておく必要がな
いとともに、従来は使用されないで残るようにされてい
た抵抗が有効に利用されるようになる。従ってこの実施
例ニオイては、ＬＳＩ全体の素子数およびチップサイズ
を全く増大させることなく高速化が可能とされるように
なる。
合にその負荷容量に応じて抵抗を複数個接続し、エミッ
タ・７オロワに流される電流を増加させることによって
、信号の伝搬遅延時間を短縮させるようにしている、そ
のため、ワイヤード・オアを多数含むような論理ＬＳＩ
の高速化が可能となる。しかも、マスタスライスＬＳＩ
では、もともと各ＥＣＬ回路の出力部（エミッタ・７オ
ロワ）にそれぞれ抵抗が設けられており、上記実施例で
はワイヤード・オアゲート部に接続される抵抗として、
上記ＥＣＬ回路出力部の抵抗を用いている。そのため、
ワイヤード・オアゲート部に流す電流の大きさを変える
ために、予めよけいな抵抗素子を形成しておく必要がな
いとともに、従来は使用されないで残るようにされてい
た抵抗が有効に利用されるようになる。従ってこの実施
例ニオイては、ＬＳＩ全体の素子数およびチップサイズ
を全く増大させることなく高速化が可能とされるように
なる。
なお、上記実施例ではＥＣＬ回路を基本回路とスルマス
タスライスＬＳＩに適用した場合について説明したが、
この発明はエミッタ・７オロワ付のＮＴＬ回路を基本回
路とするマスタスライスＬＳ、ＩやＴＴＬ回路にも適用
できるものである。
タスライスＬＳＩに適用した場合について説明したが、
この発明はエミッタ・７オロワ付のＮＴＬ回路を基本回
路とするマスタスライスＬＳ、ＩやＴＴＬ回路にも適用
できるものである。
以上説明したごとくこの発明はマスタスライスＬＳＩに
おいて、ＬＳＩ内部にワイヤード・オアゲートを構成す
る場合に、ＥＣＬ回路のような基本回路の出力部に予め
用意されている抵抗素子を、ワイヤード・オアゲートの
出カッ〜ドに接続される負荷容量の大きさに応じて複数
個接続させるようにしたので、負荷容量が大きい場合に
は接続する抵抗素子の数全増やすことにより、新たに抵
抗素子を設けることなく電流を増加させ、負荷駆動能力
を高めることができ、これによって、ワイヤード・オア
を構成した場合の信号の伝搬遅延時間が短縮される。そ
の結果、ＬＳＩ全体の素子数、チップサイズを増大させ
ることな（ＬＳＩの高速化が可能となるという効果があ
る。
おいて、ＬＳＩ内部にワイヤード・オアゲートを構成す
る場合に、ＥＣＬ回路のような基本回路の出力部に予め
用意されている抵抗素子を、ワイヤード・オアゲートの
出カッ〜ドに接続される負荷容量の大きさに応じて複数
個接続させるようにしたので、負荷容量が大きい場合に
は接続する抵抗素子の数全増やすことにより、新たに抵
抗素子を設けることなく電流を増加させ、負荷駆動能力
を高めることができ、これによって、ワイヤード・オア
を構成した場合の信号の伝搬遅延時間が短縮される。そ
の結果、ＬＳＩ全体の素子数、チップサイズを増大させ
ることな（ＬＳＩの高速化が可能となるという効果があ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう寸でもない。
第１図はマスタスライスＬＳＩの基本回路となるＥＣＬ
回路の一例を示す回路図。 第２図は従来のマスタスライスＬＳＩにおけるワイヤー
ド・オアの構成方法を示す回路図。 第３図は本発明に係るワイヤード・オアの構成力法の一
例を示す回路図。 第４図は論理ＬＳＩにおけるワイヤード・オアの構成例
を回路記号を用いて示す説明図である。 Ｑｏｌ ” ＱＯ４・・出力用トランジスタ、Ｒ１−Ｒ
１・・・（！し抗素子、詔・・・配線、Ｇ、 −Ｇ、・
・・ロジック回路（ＥＣＬ回路） 、Ｇｗ・・・ワイヤ
ード・オアゲート。
回路の一例を示す回路図。 第２図は従来のマスタスライスＬＳＩにおけるワイヤー
ド・オアの構成方法を示す回路図。 第３図は本発明に係るワイヤード・オアの構成力法の一
例を示す回路図。 第４図は論理ＬＳＩにおけるワイヤード・オアの構成例
を回路記号を用いて示す説明図である。 Ｑｏｌ ” ＱＯ４・・出力用トランジスタ、Ｒ１−Ｒ
１・・・（！し抗素子、詔・・・配線、Ｇ、 −Ｇ、・
・・ロジック回路（ＥＣＬ回路） 、Ｇｗ・・・ワイヤ
ード・オアゲート。
Claims (1)
- ］１．ワイヤード・オアをとることが可能なロジック回
路を基本回路とし、マスタスライス法によジ構成される
論理ＬＳＩにおいて、ＬＳＩ内部にワイヤード・オアゲ
ートを構成する場合に、上記基本回路の出力部に予め用
意されている抵抗素子ケ、上記ワイヤ−ド・オアゲート
の出力ノードに接続される負荷容量の大きさに応じて複
数個接続させるようにしたことを特徴とする論理ＬＳ
Ｉ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262083A JPS59208940A (ja) | 1983-05-13 | 1983-05-13 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262083A JPS59208940A (ja) | 1983-05-13 | 1983-05-13 | 論理ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208940A true JPS59208940A (ja) | 1984-11-27 |
Family
ID=13779499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262083A Pending JPS59208940A (ja) | 1983-05-13 | 1983-05-13 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208940A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273815A (ja) * | 1985-09-25 | 1987-04-04 | シ−メンス、アクチエンゲゼルシヤフト | 大きなビツト幅のデ−タを処理するための回路網 |
-
1983
- 1983-05-13 JP JP8262083A patent/JPS59208940A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273815A (ja) * | 1985-09-25 | 1987-04-04 | シ−メンス、アクチエンゲゼルシヤフト | 大きなビツト幅のデ−タを処理するための回路網 |
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