JPS6239549B2 - - Google Patents
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- JPS6239549B2 JPS6239549B2 JP54140402A JP14040279A JPS6239549B2 JP S6239549 B2 JPS6239549 B2 JP S6239549B2 JP 54140402 A JP54140402 A JP 54140402A JP 14040279 A JP14040279 A JP 14040279A JP S6239549 B2 JPS6239549 B2 JP S6239549B2
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- Electrodes Of Semiconductors (AREA)
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Description
【発明の詳細な説明】
本発明は、FET（電界効果トランジスタ）半
導体、詳しく述べると小さな直列抵抗を有する自
己整合MESFET（金属半導体電界効果トランジ
スタ）の構造及びその製造方法に関する。
導体、詳しく述べると小さな直列抵抗を有する自
己整合MESFET（金属半導体電界効果トランジ
スタ）の構造及びその製造方法に関する。
本発明は、西暦1978年４月27日に出願された米
国特許出願第900325号明細書に記載された発明の
改良発明である。
国特許出願第900325号明細書に記載された発明の
改良発明である。
MESFET（金属半導体電界効果トランジス
タ；以下MESFETと称する。）装置は、
MOSFET（金属酸化物半導体電界効果トランジ
スタ；以下MOSFETと称する。）装置に比べて高
い利得を有し、またMOS装置のようにその技術
発展を終局的に制限するような薄い酸化物ゲート
を必要としないけれども、MESFETの大きな直
列のソース抵抗及びドレイン抵抗のために、
MOSFET装置よりも実質的に非常に利得が低下
するので、MESFET装置は、過去においてはあ
まり知られてなかつた。この直列抵抗を、現在で
はあまり開発されていない高度なフオトリトグラ
グラフ技術により小さくすることができさえすれ
ば、MESFET構造体は、魅力的な装置となろ
う。従つて、高度なフオトリトグラフ技術を必要
とせずにMESFETのこの望ましくない抵抗を最
小にする手段を発明して、MESFET装置を
MOSFET装置に対抗できるようにすることが極
めて望ましい。
タ；以下MESFETと称する。）装置は、
MOSFET（金属酸化物半導体電界効果トランジ
スタ；以下MOSFETと称する。）装置に比べて高
い利得を有し、またMOS装置のようにその技術
発展を終局的に制限するような薄い酸化物ゲート
を必要としないけれども、MESFETの大きな直
列のソース抵抗及びドレイン抵抗のために、
MOSFET装置よりも実質的に非常に利得が低下
するので、MESFET装置は、過去においてはあ
まり知られてなかつた。この直列抵抗を、現在で
はあまり開発されていない高度なフオトリトグラ
グラフ技術により小さくすることができさえすれ
ば、MESFET構造体は、魅力的な装置となろ
う。従つて、高度なフオトリトグラフ技術を必要
とせずにMESFETのこの望ましくない抵抗を最
小にする手段を発明して、MESFET装置を
MOSFET装置に対抗できるようにすることが極
めて望ましい。
従つて、本発明の目的は、従来の写真技術を用
いて改良した高利得自己整合性MESFETにより
高速で高密度の低電力消費LSIを製造することで
ある。
いて改良した高利得自己整合性MESFETにより
高速で高密度の低電力消費LSIを製造することで
ある。
本発明の別の目的は、直列抵抗を除去すること
により装置の利得を高くしたMESFETを提供す
ることである。
により装置の利得を高くしたMESFETを提供す
ることである。
本発明の更に別の目的は、回路の集積密度が高
いMESFETを提供することである。
いMESFETを提供することである。
本発明の別の目的は、利得を大きくしたことに
より高速となつたMESFETを提供することであ
る。
より高速となつたMESFETを提供することであ
る。
以下、図面を参照しながら本発明を詳細に説明
する。
する。
第１図には、ソース電極１０、ゲート電極１５
及びドレイン電極２０を含む自己整合性
MESFETの横断面図が示されている。ソース電
極１０及びドレイン電極２０のオーミツクコンタ
クトは、ポリシリコン（ポリ）又は白金とシリコ
ンとの化合物２５及び３０でそれぞれ成つてい
る。ゲートシヨツトキーコンタクト３５は、白金
とシリコンとを反応させた化合物から成つてい
る。ソースオーミツクコンタクト２５をゲートシ
ヨツトキーコンタクト３５と分離するものは、二
酸化シリコンのフイールド酸化膜バリヤ４０であ
る。同様に、二酸化シリコンのフイールド酸化膜
バリヤ４５が、ゲートシヨツトキーコンタクト３
５をドレインオーミツクコンタクト３０から分離
している。酸化膜バリヤ４０及びソース電極コン
タクト２５の真下には、多量の砒素ドープ剤を用
いて打込まれたｎ+導伝性ソース領域５０があ
る。同様に、ゲートシヨツトキーコンタクト３５
には、砒素ドープ剤を用いて打込まれたＮ-ゲー
トチヤンネル領域５５がある。最後に、酸化膜バ
リヤ４５及びドレインオーミツクコンタクト３０
の下には、多量の砒素ドープ剤を用いて打込まれ
たｎ+導電性ドレイン領域がある。シヨツトキー
コンタクト３５は、ｎ+ソース導電性領域５０及
びｎ+ドレイン導電性領域６０よりも高い位置に
くるようにｎ-ゲートチヤンネル領域５５上に配
置されており、それにより二酸化シリコン領域４
０及び４５が、コンタクト１５を領域５０及び６
０から電気的に絶縁していることに注目された
い。この絶縁によりコンタクト１５は、シヨツト
キーバリヤとして効果的に作用する。前記領域
は、すべてｐ-又はpi基体６５により支持されて
いる。さらに、自己整合性MESFETでは、Rsす
なわちソース抵抗及びＲDすなわちドレイン抵抗
は、約零であるが、後述の第２図に示す従来技術
による装置では、零ではない。
及びドレイン電極２０を含む自己整合性
MESFETの横断面図が示されている。ソース電
極１０及びドレイン電極２０のオーミツクコンタ
クトは、ポリシリコン（ポリ）又は白金とシリコ
ンとの化合物２５及び３０でそれぞれ成つてい
る。ゲートシヨツトキーコンタクト３５は、白金
とシリコンとを反応させた化合物から成つてい
る。ソースオーミツクコンタクト２５をゲートシ
ヨツトキーコンタクト３５と分離するものは、二
酸化シリコンのフイールド酸化膜バリヤ４０であ
る。同様に、二酸化シリコンのフイールド酸化膜
バリヤ４５が、ゲートシヨツトキーコンタクト３
５をドレインオーミツクコンタクト３０から分離
している。酸化膜バリヤ４０及びソース電極コン
タクト２５の真下には、多量の砒素ドープ剤を用
いて打込まれたｎ+導伝性ソース領域５０があ
る。同様に、ゲートシヨツトキーコンタクト３５
には、砒素ドープ剤を用いて打込まれたＮ-ゲー
トチヤンネル領域５５がある。最後に、酸化膜バ
リヤ４５及びドレインオーミツクコンタクト３０
の下には、多量の砒素ドープ剤を用いて打込まれ
たｎ+導電性ドレイン領域がある。シヨツトキー
コンタクト３５は、ｎ+ソース導電性領域５０及
びｎ+ドレイン導電性領域６０よりも高い位置に
くるようにｎ-ゲートチヤンネル領域５５上に配
置されており、それにより二酸化シリコン領域４
０及び４５が、コンタクト１５を領域５０及び６
０から電気的に絶縁していることに注目された
い。この絶縁によりコンタクト１５は、シヨツト
キーバリヤとして効果的に作用する。前記領域
は、すべてｐ-又はpi基体６５により支持されて
いる。さらに、自己整合性MESFETでは、Rsす
なわちソース抵抗及びＲDすなわちドレイン抵抗
は、約零であるが、後述の第２図に示す従来技術
による装置では、零ではない。
第２図の従来技術の装置では、ソース電極７０
は、ポリシリコン又は白金とシリコンとの化合物
のオーミツクコンタクト７５に接続され、ゲート
電極８０は、白金とシリコンとの化合物で成るシ
ヨツトキーコンタクト８５に接続され、ドレイン
電極９０はポリシリコン又は白金とシリコンとの
化合物のオーミツクコンタクト９５に接続されて
いる。ソースオーミツクコンタクト７５とゲート
シヨツトキーコンタクト８５との間には、二酸化
シリコンバリヤ１００が配置され、同様にゲート
シヨツトキーコンタクト８５とドレインオーミツ
クコンタクト９５との間にも二酸化シリコンバリ
ヤ１０５が配置されている。この導電性チヤンネ
ル領域としては、ソースオーミツクコンタクト７
５の下にｎ+領域１１０があり、二酸化シリコン
バリヤ１００及び１０５とゲートシヨツトキーコ
ンタクト８５の下に、ｎ-領域１１５があり、ド
レインオーミツクコンタクト９５の下にはｎ+領
域１２０がある。上記領域は、すべてｐ-基体１
２５が支持している。ソース抵抗Rsは１３０と
して示されまたドレイン抵抗ＲDは１３５として
示されているが、これらは、第１図に示した本発
明の自己整合性MESFETの抵抗と比較すればか
なり大きいことに注目されたい。
は、ポリシリコン又は白金とシリコンとの化合物
のオーミツクコンタクト７５に接続され、ゲート
電極８０は、白金とシリコンとの化合物で成るシ
ヨツトキーコンタクト８５に接続され、ドレイン
電極９０はポリシリコン又は白金とシリコンとの
化合物のオーミツクコンタクト９５に接続されて
いる。ソースオーミツクコンタクト７５とゲート
シヨツトキーコンタクト８５との間には、二酸化
シリコンバリヤ１００が配置され、同様にゲート
シヨツトキーコンタクト８５とドレインオーミツ
クコンタクト９５との間にも二酸化シリコンバリ
ヤ１０５が配置されている。この導電性チヤンネ
ル領域としては、ソースオーミツクコンタクト７
５の下にｎ+領域１１０があり、二酸化シリコン
バリヤ１００及び１０５とゲートシヨツトキーコ
ンタクト８５の下に、ｎ-領域１１５があり、ド
レインオーミツクコンタクト９５の下にはｎ+領
域１２０がある。上記領域は、すべてｐ-基体１
２５が支持している。ソース抵抗Rsは１３０と
して示されまたドレイン抵抗ＲDは１３５として
示されているが、これらは、第１図に示した本発
明の自己整合性MESFETの抵抗と比較すればか
なり大きいことに注目されたい。
第３図には、MESFETにおけるソース抵抗ＲS
及びドレインＲDによる抵減効果（gd／cg）の比
較が示されている。ここでgdは、装置の利得で
あり、Cgはゲート容量である。第３図のＹ軸
は、装置の高速能力を表わすgd／Cg（GHz）で
あり、Ｘ軸は、ゲート・ソース間電圧Vgsとしき
い値電圧Vthとの差Vgs−Vthである。自己整合
性MESFET（ただしRS＝ＲD＝０）のgd／Cg
は、従来のMESFETに比べて86％だけ大きいこ
とに注目されたい。
及びドレインＲDによる抵減効果（gd／cg）の比
較が示されている。ここでgdは、装置の利得で
あり、Cgはゲート容量である。第３図のＹ軸
は、装置の高速能力を表わすgd／Cg（GHz）で
あり、Ｘ軸は、ゲート・ソース間電圧Vgsとしき
い値電圧Vthとの差Vgs−Vthである。自己整合
性MESFET（ただしRS＝ＲD＝０）のgd／Cg
は、従来のMESFETに比べて86％だけ大きいこ
とに注目されたい。
前記米国特許出願第900635号明細書は、第４Ａ
図に示す構造を形成するのに必要な製造方法を開
示している。特に、二重層内部結合を形成する自
己整合性MESFET製造方法は、以下に述べる工
程から成つている。提案された製造方法では、エ
ンハンスメントスイツチング形装置及びデイプレ
ツシヨンロード形装置（基本インバータ形成ブロ
ツク）を同時に形成することに注目されたい。エ
ンハンスメントスイツチング形装置は、Ｅスイツ
チ１４０として示され、デイプレツシヨンロード
形装置は、Ｄロード１４５として示されている。
図に示す構造を形成するのに必要な製造方法を開
示している。特に、二重層内部結合を形成する自
己整合性MESFET製造方法は、以下に述べる工
程から成つている。提案された製造方法では、エ
ンハンスメントスイツチング形装置及びデイプレ
ツシヨンロード形装置（基本インバータ形成ブロ
ツク）を同時に形成することに注目されたい。エ
ンハンスメントスイツチング形装置は、Ｅスイツ
チ１４０として示され、デイプレツシヨンロード
形装置は、Ｄロード１４５として示されている。
第４Ａ図に示す第１工程では、イオン化アクセ
プタ（ｐ−又はpi）注入基体１７０は、厚いフイ
ールド酸化膜、すなわち、薄いフイールド酸化膜
領域１６０Ａないし１６０Ｂと交互になつた比較
的厚いフイールド酸化膜領域１５５Ａないし１５
５Ｃで被覆されており、この厚いフイールド酸化
膜領域１５５Ａないし１５５Ｃにはその下層にあ
るアクセプタＰ注入領域１５０Ａないし１５０Ｃ
又は他の手段によりアクセプタＰが注入されて望
ましくないフイールド反転を防止している。砒素
ドーピング剤が他の手段により、不純物として
400Åの薄い酸化膜すなわち比較的薄い酸化膜領
域１６０Ａおよび１６０Ｂを通して打込まれて少
量ドナー領域すなわちｎ-領域１６５Ａないし１
６５Ｂを形成する。少量ドナー層すなわちｎ-層
１６５Ａないし１６５Ｂのドーピング形状は第４
図に示すようにしだいに変化するので、この装置
は、２段チヤンネルドーピングMESFETと同様
に作用する。層の下部の主導電性チヤンネルＮD2
１７５ではドーピングが最も高くＮD1１８０の方
向へ進むにつれてドーピングがだんだん小さくな
つている。
プタ（ｐ−又はpi）注入基体１７０は、厚いフイ
ールド酸化膜、すなわち、薄いフイールド酸化膜
領域１６０Ａないし１６０Ｂと交互になつた比較
的厚いフイールド酸化膜領域１５５Ａないし１５
５Ｃで被覆されており、この厚いフイールド酸化
膜領域１５５Ａないし１５５Ｃにはその下層にあ
るアクセプタＰ注入領域１５０Ａないし１５０Ｃ
又は他の手段によりアクセプタＰが注入されて望
ましくないフイールド反転を防止している。砒素
ドーピング剤が他の手段により、不純物として
400Åの薄い酸化膜すなわち比較的薄い酸化膜領
域１６０Ａおよび１６０Ｂを通して打込まれて少
量ドナー領域すなわちｎ-領域１６５Ａないし１
６５Ｂを形成する。少量ドナー層すなわちｎ-層
１６５Ａないし１６５Ｂのドーピング形状は第４
図に示すようにしだいに変化するので、この装置
は、２段チヤンネルドーピングMESFETと同様
に作用する。層の下部の主導電性チヤンネルＮD2
１７５ではドーピングが最も高くＮD1１８０の方
向へ進むにつれてドーピングがだんだん小さくな
つている。
第４Ｃ図に示す第２工程では、デイプレツシヨ
ンマスクを用いてデイプレツシヨンロード装置１
４５側を露光して比較的深いドナー（ｎ-）打込
み領域すなわち砒素打込み領域１６５B′を形成
し、又は、他の手段により注入して通常時に作動
状態のデイプレツシヨンロード形装置を形成す
る。
ンマスクを用いてデイプレツシヨンロード装置１
４５側を露光して比較的深いドナー（ｎ-）打込
み領域すなわち砒素打込み領域１６５B′を形成
し、又は、他の手段により注入して通常時に作動
状態のデイプレツシヨンロード形装置を形成す
る。
第４Ｄ図に示す第３工程では、狭いゲート領域
を形成するためにゲートマスクを用いて、予め塗
布された窒化シリコン蒸着層１８５Ａないし１８
５Ｂにより該ゲート領域を保護する。次に、二酸
化シリコン領域１６０Ａないし１６０Ｂの保護さ
れていない部分をエツチングして、保護領域、す
なわち主に窒化シリコン領域１８５Ａおよび１８
５Ｂの下にある二酸化シリコン領域１６０A′及
び１６０B′だけを残して所定空間のサンドイツチ
構造を形成する。
を形成するためにゲートマスクを用いて、予め塗
布された窒化シリコン蒸着層１８５Ａないし１８
５Ｂにより該ゲート領域を保護する。次に、二酸
化シリコン領域１６０Ａないし１６０Ｂの保護さ
れていない部分をエツチングして、保護領域、す
なわち主に窒化シリコン領域１８５Ａおよび１８
５Ｂの下にある二酸化シリコン領域１６０A′及
び１６０B′だけを残して所定空間のサンドイツチ
構造を形成する。
第４Ｅ図に示す第４工程では、プラズマエツチ
ング方法若しくはKOH（又はポリエツチング）
溶液を用いてｎ-チヤンネル領域１６５Ａ及び１
６５B′の保護されていない領域１８７Ａないし１
８７Ｄに対してシリコンエツチングを施してその
領域を約2000Åの深さまで除去する。
ング方法若しくはKOH（又はポリエツチング）
溶液を用いてｎ-チヤンネル領域１６５Ａ及び１
６５B′の保護されていない領域１８７Ａないし１
８７Ｄに対してシリコンエツチングを施してその
領域を約2000Åの深さまで除去する。
第４Ｆ図に示す第５工程では、ｎ-チヤンネル
領域１６５Ａ及び１６５B′のソース及びドレイン
領域に砒素ドーピング剤を多量に打込みすなわち
注入して、その領域の選択領域すなわち１９０Ａ
及び１９０Ｂ並びに１９５Ａ及び１９５Ｂにｎ+
領域を形成する。その後、ポリ蒸着工程により導
電性ポリシリコン層を形成し、拡散後、ポリシリ
コンマスクを用いて選択ポリエツチングを行なう
ことにより領域２００Ａ及び２００Ｂ並びに２０
５Ａ及び２０５Ｂをそれぞれソースオーミツクコ
ンタクト及びドレインオーミツクコンタクトとす
るような回路パターンを形成する。
領域１６５Ａ及び１６５B′のソース及びドレイン
領域に砒素ドーピング剤を多量に打込みすなわち
注入して、その領域の選択領域すなわち１９０Ａ
及び１９０Ｂ並びに１９５Ａ及び１９５Ｂにｎ+
領域を形成する。その後、ポリ蒸着工程により導
電性ポリシリコン層を形成し、拡散後、ポリシリ
コンマスクを用いて選択ポリエツチングを行なう
ことにより領域２００Ａ及び２００Ｂ並びに２０
５Ａ及び２０５Ｂをそれぞれソースオーミツクコ
ンタクト及びドレインオーミツクコンタクトとす
るような回路パターンを形成する。
第４Ｇ図に示す６工程では、ポリシリコン領域
２００Ａ及び２００Ｂ並びに２０５Ａ及び２０５
Ｂばかりでなくｎ+領域１９０Ａおよび１９０Ｂ
並びに１９５Ａ及び１９５Ｂ上にも第２酸化膜す
なわち再酸化膜２１０を形成し、それらに内層と
の絶縁作用を行なわせている。次に、窒化シリコ
ン１８５Ａ及び１８５Ｂ並びに薄いシリコン酸化
膜１６０A′及び１６０B′とのサンドイツチ構造
体をエツチングして除去する。この窒化シリコン
領域と二酸化シリコン領域とに換えて、領域２１
５Ａ及び２１５Ｂに白金をスパツタリング蒸着さ
せる。最後に、スパツタリング真空チヤンバ内で
所定時間、所定温度で、本実施例では15分間550
℃で反応させることにより、領域２１５Ａ及び２
１５Ｂに白金とシリコンとの化合物、すなわちシ
ヨツトキーバリヤを形成してシヨツトキーコンタ
クトとする。次に、化学溶液を用いて、白金・シ
リコン領域２１５Ａ及び２１５Ｂに影響を及ぼす
ことなく非反応白金をエツチングして除去する。
２００Ａ及び２００Ｂ並びに２０５Ａ及び２０５
Ｂばかりでなくｎ+領域１９０Ａおよび１９０Ｂ
並びに１９５Ａ及び１９５Ｂ上にも第２酸化膜す
なわち再酸化膜２１０を形成し、それらに内層と
の絶縁作用を行なわせている。次に、窒化シリコ
ン１８５Ａ及び１８５Ｂ並びに薄いシリコン酸化
膜１６０A′及び１６０B′とのサンドイツチ構造
体をエツチングして除去する。この窒化シリコン
領域と二酸化シリコン領域とに換えて、領域２１
５Ａ及び２１５Ｂに白金をスパツタリング蒸着さ
せる。最後に、スパツタリング真空チヤンバ内で
所定時間、所定温度で、本実施例では15分間550
℃で反応させることにより、領域２１５Ａ及び２
１５Ｂに白金とシリコンとの化合物、すなわちシ
ヨツトキーバリヤを形成してシヨツトキーコンタ
クトとする。次に、化学溶液を用いて、白金・シ
リコン領域２１５Ａ及び２１５Ｂに影響を及ぼす
ことなく非反応白金をエツチングして除去する。
第４Ｈ図に示す第７工程では、第２内部結合金
属層、本実施例ではアルミニウムを白金・シリコ
ンシヨツトキーバリヤ２１５Ａ及び２１５Ｂ上に
蒸着させて２２０Ａ及び２２０Ｂにおいてマスク
処理して除去して２２０Ａ及び２２０Ｂの最上部
金属を残す。通常のMOS−LS1製造方法の場合
のように後でパツシベーシヨン工程及びコンタク
トパツド開口工程を行なつてもよい。
属層、本実施例ではアルミニウムを白金・シリコ
ンシヨツトキーバリヤ２１５Ａ及び２１５Ｂ上に
蒸着させて２２０Ａ及び２２０Ｂにおいてマスク
処理して除去して２２０Ａ及び２２０Ｂの最上部
金属を残す。通常のMOS−LS1製造方法の場合
のように後でパツシベーシヨン工程及びコンタク
トパツド開口工程を行なつてもよい。
前記方法により、従来のリトグラフ技術を用い
て改良した高利得MESFET装置で高速で高密度
の低消費電力化したLSI回路を製造することがで
きる。前記方法の利点は、直列抵抗の除去により
極めて高い装置利得が得られること、及びゲート
とソース間、ゲートとドレイン間の空間の除去及
び前記高い装置利得によつて回路の集積密度を高
め、また速度を高くすることができることであ
る。
て改良した高利得MESFET装置で高速で高密度
の低消費電力化したLSI回路を製造することがで
きる。前記方法の利点は、直列抵抗の除去により
極めて高い装置利得が得られること、及びゲート
とソース間、ゲートとドレイン間の空間の除去及
び前記高い装置利得によつて回路の集積密度を高
め、また速度を高くすることができることであ
る。
シリコンエツチング工程は、プラズマドライエ
ツチング方法、KOH化学エツチング溶液または
ポリシリコンエツチング溶液を用いて行なつても
よいことに注目されたい。
ツチング方法、KOH化学エツチング溶液または
ポリシリコンエツチング溶液を用いて行なつても
よいことに注目されたい。
前記自己整合性MESFETは、ドナーの場所に
アクセプタを、アクセプタの場所にドナーを用い
たとしても同様に作用し、このＰ型材料若しくは
Ｎ型材料のいずれを用いるにしろ、前述の説明と
矛盾しない限り等価なものということができる。
アクセプタを、アクセプタの場所にドナーを用い
たとしても同様に作用し、このＰ型材料若しくは
Ｎ型材料のいずれを用いるにしろ、前述の説明と
矛盾しない限り等価なものということができる。
以上、本発明の特定の実施例について説明した
が、その他の変形及び修正を、本発明の特許請求
の範囲内で行なうことができることは当業者にと
つては自明のことである。
が、その他の変形及び修正を、本発明の特許請求
の範囲内で行なうことができることは当業者にと
つては自明のことである。
第１図は、直列抵抗が小さい自己整合性
MESFET装置の横断面図である。第２図は、従
来のMESFET装置の横断面図である。第３図
は、第１図の自己整合性MESFETと第２図の従
来のMEFSETとについてソース抵抗及びドレイ
ン抵抗による低減降下を比較した図である。第４
Ａ図ないし第４Ｈ図は、第１図に示す直列抵抗の
小さな自己整合性MEFSETを製造する処理工程
を示す図である。 １０……ソース電極、１５……ゲート電極、２
０……ドレイン電極、２５……ソースオーミツク
コンタクト、３５……ゲートシヨツトキーコンタ
クト、４０，４５……フイールド酸化膜バリヤ、
５０……ソース領域、５５……ゲートチヤンネ
ル、６０……ドレイン領域、６５……基体、１３
０……ソース抵抗、１３５……ドレイン抵抗。
MESFET装置の横断面図である。第２図は、従
来のMESFET装置の横断面図である。第３図
は、第１図の自己整合性MESFETと第２図の従
来のMEFSETとについてソース抵抗及びドレイ
ン抵抗による低減降下を比較した図である。第４
Ａ図ないし第４Ｈ図は、第１図に示す直列抵抗の
小さな自己整合性MEFSETを製造する処理工程
を示す図である。 １０……ソース電極、１５……ゲート電極、２
０……ドレイン電極、２５……ソースオーミツク
コンタクト、３５……ゲートシヨツトキーコンタ
クト、４０，４５……フイールド酸化膜バリヤ、
５０……ソース領域、５５……ゲートチヤンネ
ル、６０……ドレイン領域、６５……基体、１３
０……ソース抵抗、１３５……ドレイン抵抗。
Claims (1)
- 【特許請求の範囲】 １ ある導電形の半導体材料の基体を薄い領域と
厚い領域とが交互になつた酸化膜で覆い、 この薄い酸化膜領域の下方にある基体領域内に
ドナー不純物を注入して少量ドナー領域を基体内
部に形成し、 前記薄い酸化膜領域の表面上にエツチングレジ
スト層を付着させてサンドイツチ構造を形成し、
その後、ゲートチヤンネル領域となる部分以外の
部分を露出させるようにマスキングし、 該露出した部分を所定深さまでエツチングした
後、少量ドナー領域に比較的多量のドナー不純物
を注入してソース領域及びドレイン領域として作
用する多量ドナー領域を形成し、 ポリシリコン蒸着を行つた後、マスキングを介
して前記多量ドナー領域の一部と前記厚い酸化膜
領域とに隣接する領域以外のすべての領域をエツ
チングすることにより、ソースオーミツクコンタ
クト及びドレインオーミツクコンタクトを形成
し、 このポリシリコン領域と多量ドナー領域の露出
された部分との上に再び酸化膜を形成して内部層
との絶縁を行い、 前記ゲートチヤンネル領域となるサンドイツチ
構造部分をエツチングして少量ドナー領域を露出
させ、その上にシヨツトキーコンタクトを形成す
ることから成る自己整合性MESFETの製造方
法。 ２ 前記少量ドナー領域を形成する工程では、該
少量ドナー領域におけるドナー密度の分布が基体
の厚み方向に次第に変化する形状を有するように
ドナー不純物の注入を比較的浅く行うことを特徴
とする特許請求の範囲第１項記載の製造方法。 ３ 前記少量ドナー領域を形成する工程では、形
成した複数個所の少量ドナー領域のうち少なくと
も一個所の少量ドナー領域のみが露出するように
マスクキングしてこの少量ドナー領域にさらにド
ナー不純物を比較的深く注入する工程を含むこと
を特徴とする特許請求の範囲第１項または第２項
記載の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US95996378A | 1978-11-13 | 1978-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5567173A JPS5567173A (en) | 1980-05-21 |
| JPS6239549B2 true JPS6239549B2 (ja) | 1987-08-24 |
Family
ID=25502630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14040279A Granted JPS5567173A (en) | 1978-11-13 | 1979-10-30 | Selffmatching mesfet and method of manufacturing same |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0011477B1 (ja) |
| JP (1) | JPS5567173A (ja) |
| CA (1) | CA1131367A (ja) |
| DE (1) | DE2965954D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2462781A1 (fr) * | 1979-07-27 | 1981-02-13 | Thomson Csf | Transistor a effet de champ a grille schottky autoalignee et son procede de fabrication |
| US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| JPH04242968A (ja) * | 1991-01-08 | 1992-08-31 | Fujitsu Ltd | 半導体集積回路 |
| KR950034830A (ko) * | 1994-04-29 | 1995-12-28 | 빈센트 비. 인그라시아 | 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법 |
| JP4809878B2 (ja) * | 2008-08-06 | 2011-11-09 | ハセ技研株式会社 | バレルめっき装置 |
| CN101764061B (zh) * | 2008-12-26 | 2012-05-30 | 马克斯半导体股份有限公司 | 功率金属氧化物半导体场效晶体管结构及其制程方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647708B2 (ja) * | 1973-02-15 | 1981-11-11 | ||
| US3906541A (en) * | 1974-03-29 | 1975-09-16 | Gen Electric | Field effect transistor devices and methods of making same |
| JPS5270770U (ja) * | 1975-11-21 | 1977-05-26 | ||
| US4052229A (en) * | 1976-06-25 | 1977-10-04 | Intel Corporation | Process for preparing a substrate for mos devices of different thresholds |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
| US4253229A (en) * | 1978-04-27 | 1981-03-03 | Xerox Corporation | Self-aligned narrow gate MESFET process |
-
1979
- 1979-09-26 CA CA336,366A patent/CA1131367A/en not_active Expired
- 1979-10-30 JP JP14040279A patent/JPS5567173A/ja active Granted
- 1979-11-13 EP EP79302552A patent/EP0011477B1/en not_active Expired
- 1979-11-13 DE DE7979302552T patent/DE2965954D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0011477B1 (en) | 1983-07-20 |
| CA1131367A (en) | 1982-09-07 |
| EP0011477A1 (en) | 1980-05-28 |
| DE2965954D1 (en) | 1983-08-25 |
| JPS5567173A (en) | 1980-05-21 |
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