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JPS62268130A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS62268130A
JPS62268130A JP11158186A JP11158186A JPS62268130A JP S62268130 A JPS62268130 A JP S62268130A JP 11158186 A JP11158186 A JP 11158186A JP 11158186 A JP11158186 A JP 11158186A JP S62268130 A JPS62268130 A JP S62268130A
Authority
JP
Japan
Prior art keywords
conductive material
phosphorus
insulating material
contact hole
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11158186A
Other languages
English (en)
Inventor
Tatsuo Noguchi
達夫 野口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11158186A priority Critical patent/JPS62268130A/ja
Publication of JPS62268130A publication Critical patent/JPS62268130A/ja
Pending legal-status Critical Current

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Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の目的) (産業上の利用分野) 本発明は、半導体装置の製造方法、特に微細な配線のコ
ンタクトホールの導電物質の埋め込みを確実に行ない(
qるようにした半導体装置の製造方法に関する。
(従来の技術) 従来の半導体装置は、第7図に示すように、半導体基板
1に索子2を形成し、半導体基板1の上面をCVD法(
化学的気相成長法)等により形成゛  したSiO2等
の絶縁物質3で覆い、上記素子2の上方をRIE(反応
性イオンエツチング)等により開口させてコンタクトホ
ール4を穿設し、このコンタクトホール4内にアルミニ
ウム等の配線導電物質5を充填させて、索子2との配線
を施すことが一般に行われていた。
しかしながら、素子2が微細になるに従い、コンタクト
ホール4の径も小さくなっていくが、配線と半導体基板
1との間の耐圧等の問題で、配線と半導体基板1との間
の絶縁物質3の肉厚は薄くすることはできない。この結
果、第7図に示すように、コンタクトホール4の開口端
aの領域における配線導電物質5の膜厚が非常に薄くな
り、通電時に断切れを起こしたり、また回路が高密度化
され多層配線が用いられた場合には、下地の段差の形状
をそのまま上地の配線が引き継ぐため、このようなコン
タクトホールのある配線上を走る配線は非常に段差形状
がきびしくなり、やはり配線が切断されることがあった
このため、コンタクトホール内の34電物質を埋め込み
、コンタクトホールを平坦化することが行なわれ、この
方法には従来法の2つの方法があった。
一つはタングステンやシリコンの選択CVD法で、ガス
の圧力、温度、組成比等を適当に選ぶことにより、シリ
コン基板のみに膜を堆積させ、3i02上には堆積させ
ない方法で、これによりコンタクトホールのみにシリコ
ンやタングステン等の導電膜を堆積することができる。
他の一つは通常のCVD法とレジストエッチバックを利
用したもので、第8図及び第9図に示すように、上記第
7図と同様に構成したコンタクトホール4の深さ以上に
シリンコやタングステン等の導電物質6を堆積した後、
エッチバックレジストアを塗布して表面を平坦化する。
しかる後にRIEにより絶縁物質3の表面まで導電物質
6をエツチングする方法である。この方法にJす、コン
タクトホール4のみに導電物質6を残すことができる。
しかる後、第6図に示すように配置導電物質5による配
線を施すのである。
(発明が解決しようとする問題点) しかしながら、上記選択CVD法による方法は、チップ
中にコンタクトホールが少ない場合や、絶縁物質の表面
が荒れている場合に選択性が失われ易く、また深いコン
タクトホールを埋め込むことは非常に困難であった。
また、通常のCVD法とレジストエッチバックを利用し
た方法は、導電物質にレジストを加えた非常に厚い領域
をエツチングしなければならないため、エツチングのば
らつきやオーバーエツチング時間のばらつきにより、コ
ンタクトホール中に残る導電物質のmが変化してしまう
という問題点があった。
本発明は、上記問題点に汽み、半導体装置に微細な配線
を形成する場合に、コンタクトホール中に多結晶シリコ
ン等の導電物質を確実に埋め込んで平坦化することによ
り、高信頼性の配線を形成できるものを提供することを
目的としてなされたものである。
〔発明の構成〕
(問題点を解決するための手段) 本発明は、上記目的を達成するために、素子を形成した
半導体基板上を絶縁物質で覆い、該絶縁物質にコンタク
トホールを穿設するとともに該コンタクトホール内部及
び絶縁物質の表面に多結晶シリコン等の導電物質を被着
させ、コンタクトホール内部を除く導電物質にリンを拡
散した後、該リンを拡散した領域のみをエッチツクし、
しかる後に配線を滴すものであり、このリンの拡散は、
例えば前記絶縁物質にコンタクトホールを穿設した後導
電物質を被着させ、しかる後に熱拡散等により行ったり
、前記絶縁物質表面にリン拡散した後コンタクトホール
を穿設し、しかる後に導電物質を被着させ、この被着後
に絶縁物質から導電物質にリンを拡散させて行うもので
ある。
(作 用) しかして、絶縁物質の表面に多結晶シリコン等の導電物
質を被着させることにより、コンタクi・ホール内に導
電物質を確実に埋め込み、コンタクトホール内部を除く
導電物質にリンを拡散した状態でエツチングを行うこと
により、リンが拡散された多結晶シリコン等の導電物質
は、拡散されていない領域に比べて一般にエツチングレ
ートが速いため、コンタクトホール内の導電物質はエツ
チングされずに残ることにより、コンタクトホール内に
導電物質を埋め込むとともに、絶縁物質の表面の平坦化
を図るものである。
(実施例) 第1図乃至第6図は本考案の一実施例を工程順に示すも
ので、先ず第1図に示すように半導体基板(シリコン基
板)1中に通常のプロセスで素子2を形成した後、この
素子2と配線とを絶縁分離するため、半導体基板1の上
面にCVD法等により5i02膜等の絶縁物質3を埋積
する。この絶縁物質(SiO2膜)3中には、下記のり
フロ一温度を下げるためにホウ素やリン等の不純物が含
まれている場合もある。
この状態で、第2図に示すように900℃程度のリンを
含む酸化雰囲気でリフロー(融解)を行う。この時、絶
縁物質3の表面には高′f5rg、にリンがドーピング
されたリンの拡散領域3aが形成され、リフローする温
度が下がり表面が滑らかになる。
次に、第3図に示すようにフォトレジスト等をマスクと
して、RIEによりコンタクトホール4を形成し、マス
クを除去した後に、CVD法等で不純物をドーピングし
ていない多結晶シリコン膜等の8J電物質6を堆積ザる
。この場合、導電物質(多結晶シリコン膜〉6の膜厚は
、コンタクトホール4の外径の半分程度とすることが、
埋め込み不足を防止するとともに、下記のエツチング時
間の短縮を図る上で好ましい。しかる後に熱処理を行う
ことにより、導電物質6に上記絶縁物質3の表面のリン
の拡散領[3aからリンを拡散させて、リンの拡散領t
d6aを形成する。この時、コンタクトホール4内のs
電物貿6にはリンがドーピングされずにそのままの状態
で残る。
次に第4図に示すように、CF4プラズマのような反応
性ガス中で導電物質6をエツチングすることにより、リ
ンがドーピングされていない領域はドーピングされてい
る領域に比べて3倍以上のエツチングレートが低いため
、コンタクトホール4中のみに導電物資6を残すことが
できる。
そして、第5図に示すように、リンの拡散源となった絶
縁物質3の表面のリンの拡散領域3aをフッ化アンモニ
ウム等でエツチングすることにより、コンタクトホール
4内に導電物質6が埋め込まれた状態で、絶縁物質3の
表面を平坦化し、しかる後に、第6図に示すようにアル
ミニウム等の配線導電物¥15による配線を施すのであ
る。
なお、上記第2図における工程を省略し、半導体基板1
に素子2を形成し、半導体基板1の表面を絶縁物質3で
覆った状態で、コンタクトホール4を穿設した後、S主
物質6を被着させ、この状態でリンの拡散を行うことに
より、製造時間の短縮化を図ることができる。
〔発明の効果〕
本発明は上記のような構成であるので、コンタクトホー
ル中に1?ff物質を埋め込むことにより、従来のよう
な直接金属配線を行う場合に比べて配線が平坦化される
とともに、配線の信頼性が向上する。しかも、コンタク
トホール中に導電物質を埋め込む従来の方法は、そのい
ずれもがコンタクト径を小さくするに従い、絶縁物質の
膜厚を薄くする必要があったが、本発明は絶縁物質の膜
厚を薄くすることなく、確実にコンタクトホール内に導
電物質を埋め込んで絶縁物質の表面を平坦化することが
できるので、配線と基板との間の容量を低減して、回路
のスピード化を図ることができる効果がある。
【図面の簡単な説明】
第1図乃至第6図は本発明の一実施例を工程順に示す断
面図、第7図は従来の半導体装置の断面図、第8図及び
第9図は従来の異なる半導体装置の製造方法を工程順に
示す断面図である。 1・・・半導体基板、2・・・素子、3・・・絶縁物質
、3a・・・同リンの拡散領域、4・・・コンタクトホ
ール、6・・・34電物質、6a・・・同リンの拡散領
域。 出願人代理人  佐  藤  −雄 第1図 第2目 第3図 第4図 第5図 第6図 第2目 第8目 第9図

Claims (1)

  1. 【特許請求の範囲】 1、素子を形成した半導体基板上を絶縁物質で覆い、該
    絶縁物質にコンタクトホールを穿設するとともに該コン
    タクトホール内部及び絶縁物質の表面に導電物質を被着
    させ、コンタクトホール内部を除く導電物質にリンを拡
    散した後、該リンを拡散した領域のみをエッチックし、
    しかる後に配線を施すことを特徴とする半導体装置の製
    造方法。 2、前記絶縁物質にコンタクトホールを穿設した後導電
    物質を被着させ、しかる後に導電物質中にリンを拡散す
    ることを特徴とする特許請求の範囲第1項記載の半導体
    装置の製造方法。 3、前記絶縁物質表面にリンを拡散した後コンタクトホ
    ールを穿設し、しかる後に導電物質を被着させ、この被
    着後に絶縁物質から導電物質にリンを拡散させることを
    特徴とする特許請求の範囲第1項記載の半導体装置の製
    造方法。 4、前記導電物質を絶縁物質の表面に被着した後、熱拡
    散によりリンを拡散することを特徴とする特許請求の範
    囲第1項記載の半導体装置の製造方法。 5、前記導電物質は多結晶シリコンであることを特徴と
    する特許請求の範囲第1項乃至第4項のいずれか1項記
    載の半導体装置の製造方法。
JP11158186A 1986-05-15 1986-05-15 半導体装置の製造方法 Pending JPS62268130A (ja)

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JPS62268130A true JPS62268130A (ja) 1987-11-20

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54154272A (en) * 1978-05-26 1979-12-05 Matsushita Electric Ind Co Ltd Contact forming method for semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54154272A (en) * 1978-05-26 1979-12-05 Matsushita Electric Ind Co Ltd Contact forming method for semiconductor device

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