JPS62235784A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS62235784A JPS62235784A JP61080479A JP8047986A JPS62235784A JP S62235784 A JPS62235784 A JP S62235784A JP 61080479 A JP61080479 A JP 61080479A JP 8047986 A JP8047986 A JP 8047986A JP S62235784 A JPS62235784 A JP S62235784A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- film
- thin film
- film transistor
- insulating
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電界効果型の薄膜トランジスタ（以下、ＴＰ
Ｔと略す）の構造に、より詳細には、アモルファスシリ
コンを半導体膜に用いたＴＰＴにおいて、ソース・ドレ
イン間の短絡の発生の少ないＴＰＴの構造に関する。
Ｔと略す）の構造に、より詳細には、アモルファスシリ
コンを半導体膜に用いたＴＰＴにおいて、ソース・ドレ
イン間の短絡の発生の少ないＴＰＴの構造に関する。
（従来の技術）
まず最初に、従来の電界効果型のＴＰＴの構造について
述べる。第９図は、従来のＴＰＴの構造を示す断面図で
ある。このＴＰＴにおいては、絶縁基板３１の上にゲー
ト電極３２を形成し、さらにこのゲート電極３２をゲー
ト絶縁膜３３で被覆する。次に、非ドープアモルファス
シリコン層３４を形成する。続いて、エッチストッパー
として絶縁層３９を設ける。このエッチストッパーの役
割は、次の工程であるｎ＋アモルファスシリコン層３５
および電極３３の形成時のエツチングによって非ドープ
アモルファスシリコン３４が損傷を受けるのを防ぐこと
にある。さらにｎ＋アモルファスシリコン膜３５と金属
膜をゲート電極３２の上に順次堆積し、次に、パターニ
ングにより左右の両端部にソース電極３６及びドレイン
電極３７を形成する。
述べる。第９図は、従来のＴＰＴの構造を示す断面図で
ある。このＴＰＴにおいては、絶縁基板３１の上にゲー
ト電極３２を形成し、さらにこのゲート電極３２をゲー
ト絶縁膜３３で被覆する。次に、非ドープアモルファス
シリコン層３４を形成する。続いて、エッチストッパー
として絶縁層３９を設ける。このエッチストッパーの役
割は、次の工程であるｎ＋アモルファスシリコン層３５
および電極３３の形成時のエツチングによって非ドープ
アモルファスシリコン３４が損傷を受けるのを防ぐこと
にある。さらにｎ＋アモルファスシリコン膜３５と金属
膜をゲート電極３２の上に順次堆積し、次に、パターニ
ングにより左右の両端部にソース電極３６及びドレイン
電極３７を形成する。
（発明の解決すべき問題点）
第９図に示す構造のＴＰＴにおいては、絶縁層３９を上
にｎ“アモルファスシリコン層３５を形成する際、また
は金属層を形成する際に、ソース・ドレイン電極間部３
８のエッチストッパー絶縁層３９の表面にｎ＋アモルフ
ァスシリコンまたは金属が付着あるいは侵入し、ソース
・ドレイン間に短絡が発生し易い欠点があった。
にｎ“アモルファスシリコン層３５を形成する際、また
は金属層を形成する際に、ソース・ドレイン電極間部３
８のエッチストッパー絶縁層３９の表面にｎ＋アモルフ
ァスシリコンまたは金属が付着あるいは侵入し、ソース
・ドレイン間に短絡が発生し易い欠点があった。
この欠点に対しては、絶縁層３９の一部、すなわち、図
中、３８で示した場所の絶縁層の上部の一部をエツチン
グで除去することにより、ソース・ドレイン間に生じた
短絡を防止する手法がある。
中、３８で示した場所の絶縁層の上部の一部をエツチン
グで除去することにより、ソース・ドレイン間に生じた
短絡を防止する手法がある。
しかし、この手法では、絶縁層３９のエツチングの制御
が難しく、ともすれば、絶縁層３９の下の非ドープアモ
ルファスシリコン層３４に損傷を与え、ＴＰＴ特性の劣
化や個々のＴＰＴ特性のばらつきを招く。このため、広
い面積に多数のＴＦ’Ｔを形成することが要求されるア
クティブマトリックス型液晶表示装置に適用する場所に
は、ＴＰＴ特性のばらつきを招き、表示画質の低下が生
じる。
が難しく、ともすれば、絶縁層３９の下の非ドープアモ
ルファスシリコン層３４に損傷を与え、ＴＰＴ特性の劣
化や個々のＴＰＴ特性のばらつきを招く。このため、広
い面積に多数のＴＦ’Ｔを形成することが要求されるア
クティブマトリックス型液晶表示装置に適用する場所に
は、ＴＰＴ特性のばらつきを招き、表示画質の低下が生
じる。
本発明の目的は、上記の欠点を除き、ソース・ドレイン
間の短絡の発生が少ないＴＰＴを提供することにある。
間の短絡の発生が少ないＴＰＴを提供することにある。
（問題点を解決するための手段）
本発明に係る薄膜トランジスタは、半導体膜、この半導
体膜の上に積層した絶縁層およびこの絶縁層の上に積層
した半導体膜と金属膜のうち少なくとも一方の膜からな
る構造を有する電界効果型の薄膜トランジスタにおいて
、前記の絶縁層が、エツチング特性の異なる少くとも２
種類の絶縁層からなることを特徴とする。
体膜の上に積層した絶縁層およびこの絶縁層の上に積層
した半導体膜と金属膜のうち少なくとも一方の膜からな
る構造を有する電界効果型の薄膜トランジスタにおいて
、前記の絶縁層が、エツチング特性の異なる少くとも２
種類の絶縁層からなることを特徴とする。
（作 用）
本発明に係るＴＰＴでは、ソース・ドレイン間隙部にお
いて、非ドープアモルファスシリコンとｎ＋アモルファ
スシリコンの間または非ドープアモルファスシリコンと
金属の間に絶縁物層が介在し、ソース・ドレイン各電極
を形成する際にソース・ドレイン間隙部に残るｎ＋アモ
ルファスシリコンあるいは金属を絶縁物層最上層ととも
に取り除くことにより、短絡を防ぐことができる。この
際、絶縁物層の最上層とそれ以下の層ではエツチング特
性が異なるのでエツチングの制御が容易であり、最上層
の絶縁膜を精度良く取り除くことができる。従って、絶
縁物層の下に存在する非ドープアモルファスシリコンに
損傷を与えることは無い。
いて、非ドープアモルファスシリコンとｎ＋アモルファ
スシリコンの間または非ドープアモルファスシリコンと
金属の間に絶縁物層が介在し、ソース・ドレイン各電極
を形成する際にソース・ドレイン間隙部に残るｎ＋アモ
ルファスシリコンあるいは金属を絶縁物層最上層ととも
に取り除くことにより、短絡を防ぐことができる。この
際、絶縁物層の最上層とそれ以下の層ではエツチング特
性が異なるのでエツチングの制御が容易であり、最上層
の絶縁膜を精度良く取り除くことができる。従って、絶
縁物層の下に存在する非ドープアモルファスシリコンに
損傷を与えることは無い。
（実施例）
以下、添付の図面を参照して、本発明の詳細な説明する
。
。
第１図は、本発明の実施例に係る絶縁物層が多層構造を
有するＴＩ”Ｔの断面図である。実施例に係るＴＰＴは
、絶縁基板１上に形成されたゲート電極２と、このゲー
ト電極を被覆する第１絶縁膜３と、この第１絶縁膜の上
に形成される第１の半導体膜４と、この半導体膜の上面
全体を被覆する第２絶縁層５．６と、上記の半導体膜の
側面及び上面の左右両端部に接して相互に間を隔てて形
成される第２の半導体層７と、この第２の半導体層にそ
れぞれ接して形成される第１電極８と第２電極９とから
なる。第２絶縁層は、多層積層構造を有し、下層５は窒
化シリコン膜にて、最上層６は、酸化シリコン膜もしく
は酸化シリコンと窒化シリコンのアロイ膜にて形成する
。さらに、最上層の酸化シリコン膜もしくは酸化シリコ
ンと窒化シリコンのアロイ膜は、その一部または全部を
エツチングにより除去する。
有するＴＩ”Ｔの断面図である。実施例に係るＴＰＴは
、絶縁基板１上に形成されたゲート電極２と、このゲー
ト電極を被覆する第１絶縁膜３と、この第１絶縁膜の上
に形成される第１の半導体膜４と、この半導体膜の上面
全体を被覆する第２絶縁層５．６と、上記の半導体膜の
側面及び上面の左右両端部に接して相互に間を隔てて形
成される第２の半導体層７と、この第２の半導体層にそ
れぞれ接して形成される第１電極８と第２電極９とから
なる。第２絶縁層は、多層積層構造を有し、下層５は窒
化シリコン膜にて、最上層６は、酸化シリコン膜もしく
は酸化シリコンと窒化シリコンのアロイ膜にて形成する
。さらに、最上層の酸化シリコン膜もしくは酸化シリコ
ンと窒化シリコンのアロイ膜は、その一部または全部を
エツチングにより除去する。
第２絶縁層の各層５，６は、プラズマＣＶＤ法により形
成する。最上層の絶縁膜と下層の絶縁膜はプラズマＣＶ
Ｄを用い、その成膜条件を制御する事により、エツチン
グ特性を制御する事も可能である。
成する。最上層の絶縁膜と下層の絶縁膜はプラズマＣＶ
Ｄを用い、その成膜条件を制御する事により、エツチン
グ特性を制御する事も可能である。
ＴＦ’Ｔの製作工程は、次のとおりである。第２図ない
し第８図は、本発明による半導体装置を薄膜トランジス
タ（ＴＰＴ）に応用した場合の工程を説明する断面模式
図である。第２図に示すように、絶縁基板１１上にゲー
ト電極１２及びゲート絶縁膜１３を順次形成する。絶縁
基板１１としては、ガラス基板を用い、ゲート電極１２
としてはへビードープのポリシリコン、Ａ１２． Ｔａ
、 Ｔｉ、 Ｍｏ。
し第８図は、本発明による半導体装置を薄膜トランジス
タ（ＴＰＴ）に応用した場合の工程を説明する断面模式
図である。第２図に示すように、絶縁基板１１上にゲー
ト電極１２及びゲート絶縁膜１３を順次形成する。絶縁
基板１１としては、ガラス基板を用い、ゲート電極１２
としてはへビードープのポリシリコン、Ａ１２． Ｔａ
、 Ｔｉ、 Ｍｏ。
Ｗ、Ｎｉ、Ｃｒ等の半導体や金属の膜を用い、ゲート絶
縁膜１３としては、Ｔａ２０５．５ｉａＮ＊、５ｊ０２
等を陽極酸化、熱酸化、ＣＶＤ、プラズマＣＶＤ等の手
段で形成すればよい。
縁膜１３としては、Ｔａ２０５．５ｉａＮ＊、５ｊ０２
等を陽極酸化、熱酸化、ＣＶＤ、プラズマＣＶＤ等の手
段で形成すればよい。
次に、第３図に示すように、第１の半導体膜として非ド
ープアモルファスシリコン膜１４、続いて、第２の絶縁
層として窒化シリコン膜１５及び酸化シリコン膜１６を
順次プラズマＣＶＤ法で形成する。このときのプラズマ
ＣＶＤ法の成膜条件を調節することにより、上層のアモ
ルファス酸化シリコン膜のエツチング速度を下層のアモ
ルファス窒化シリコン膜１５のエツチング速度の約１０
倍になるようにすることは容易である。
ープアモルファスシリコン膜１４、続いて、第２の絶縁
層として窒化シリコン膜１５及び酸化シリコン膜１６を
順次プラズマＣＶＤ法で形成する。このときのプラズマ
ＣＶＤ法の成膜条件を調節することにより、上層のアモ
ルファス酸化シリコン膜のエツチング速度を下層のアモ
ルファス窒化シリコン膜１５のエツチング速度の約１０
倍になるようにすることは容易である。
次に、この２層構造の絶縁層をレジストパターンにより
エツチングを行いパターン化する（第４図）。このとき
、酸化シリコン膜１６のエツチング速度は、窒化シリコ
ンＭ１５のエツチング速度より大きいため、下層の窒化
シリコン膜１５のパターン化が完了する時点では上層の
酸化シリコン膜１６のサイドエッチが大きくなっている
。しかしながら、これらの絶縁層の膜厚は通常０．１μ
ｍ程度に設定されるのに対し、絶縁層パターンの大きさ
は通常１０μｍ程度に設定される。従って、酸化シリコ
ン膜１６のエツチング速度が窒化シリコン膜１５のエツ
チング速度の約１０倍であるときは、下層の窒化シリコ
ン膜１５のパターン化が完了する間に上層の酸化シリコ
ン膜１６のサイドエッチは高々Ｉμｍの程度である。よ
って、これらの２層構造の絶縁層のパターン化は充分実
現できる。
エツチングを行いパターン化する（第４図）。このとき
、酸化シリコン膜１６のエツチング速度は、窒化シリコ
ンＭ１５のエツチング速度より大きいため、下層の窒化
シリコン膜１５のパターン化が完了する時点では上層の
酸化シリコン膜１６のサイドエッチが大きくなっている
。しかしながら、これらの絶縁層の膜厚は通常０．１μ
ｍ程度に設定されるのに対し、絶縁層パターンの大きさ
は通常１０μｍ程度に設定される。従って、酸化シリコ
ン膜１６のエツチング速度が窒化シリコン膜１５のエツ
チング速度の約１０倍であるときは、下層の窒化シリコ
ン膜１５のパターン化が完了する間に上層の酸化シリコ
ン膜１６のサイドエッチは高々Ｉμｍの程度である。よ
って、これらの２層構造の絶縁層のパターン化は充分実
現できる。
次に、グロー放電により第２の半導体膜としてｎ＋アモ
ルファスシリコン膜１７を形成しく第５図）、レジスト
パターンによりエツチングを行う（第６図）。このとき
、酸化シリコン膜１６の表面にｎ＋アモルファスシリコ
ンが残る可能性があるが、本実施例のＴＰＴでは、後に
述べるように、これを除去することができる。
ルファスシリコン膜１７を形成しく第５図）、レジスト
パターンによりエツチングを行う（第６図）。このとき
、酸化シリコン膜１６の表面にｎ＋アモルファスシリコ
ンが残る可能性があるが、本実施例のＴＰＴでは、後に
述べるように、これを除去することができる。
続いて、スパッタによりＭｏ膜１８を堆積しく第７図）
、レジストパターンによりエツチングを行い、ソース電
極１９およびドレイン電極２０を形成する（第８図）。
、レジストパターンによりエツチングを行い、ソース電
極１９およびドレイン電極２０を形成する（第８図）。
このとき、ソース・ドレイン間隙部２１にＭ。
が残る可能性があるが、本実施例のＴＰＴでは次に述べ
るようにこれも除去することができる。すなわち、続い
て、酸化シリコン膜をエツチングすると、ソース・ドレ
イン間の短絡発生の原因となるｎ′″アモルファスシリ
コンおよびＭｏの残留物が酸化シリコン膜とともに取り
除かれ、第１図に示す構造のＴＰＴが得られる。
るようにこれも除去することができる。すなわち、続い
て、酸化シリコン膜をエツチングすると、ソース・ドレ
イン間の短絡発生の原因となるｎ′″アモルファスシリ
コンおよびＭｏの残留物が酸化シリコン膜とともに取り
除かれ、第１図に示す構造のＴＰＴが得られる。
しかも、上に述べたように、絶縁層が２層構造を有して
おり、かつ下層の窒化シリコン膜１５は上層の酸化シリ
コン膜１６に比べ、そのエツチング速度が小さいため、
上層の酸化シリコン膜１６の三ツチング除去時に生じる
下層の窒化シリコン膜１５の損傷は小さく、従って窒化
シリコン膜１５の下に位置する非ドープアモルファスシ
リコンは何ら損傷を受けない。
おり、かつ下層の窒化シリコン膜１５は上層の酸化シリ
コン膜１６に比べ、そのエツチング速度が小さいため、
上層の酸化シリコン膜１６の三ツチング除去時に生じる
下層の窒化シリコン膜１５の損傷は小さく、従って窒化
シリコン膜１５の下に位置する非ドープアモルファスシ
リコンは何ら損傷を受けない。
このように、本実施例においては、従来の困難は除かれ
、ソース・ドレイン間の短絡の無い優れたＴＰＴが得ら
れる。このＴＰＴは、大容量の表示を行うアクティブマ
トリクス型液晶表示装置のアドレス用素子として極めて
有用なものである。
、ソース・ドレイン間の短絡の無い優れたＴＰＴが得ら
れる。このＴＰＴは、大容量の表示を行うアクティブマ
トリクス型液晶表示装置のアドレス用素子として極めて
有用なものである。
なお、本実施例において、半導体膜は、アモルファスシ
リコンに限定されるものではなく、多結晶シリコン、Ｉ
Ｉ−Ｖｌ化合物半導体、ｍ−ｖ化合物半導体、ＩＶ−Ｖ
ｌ半導体化合物あるいはアモルファスゲルマニウムや多
結晶ゲルマニウムを半導体膜として用いた場合でも有効
であることは言うまでもない。また、非ドープアモルフ
ァスシリコン層は軽くドープされた膜でもよい。
リコンに限定されるものではなく、多結晶シリコン、Ｉ
Ｉ−Ｖｌ化合物半導体、ｍ−ｖ化合物半導体、ＩＶ−Ｖ
ｌ半導体化合物あるいはアモルファスゲルマニウムや多
結晶ゲルマニウムを半導体膜として用いた場合でも有効
であることは言うまでもない。また、非ドープアモルフ
ァスシリコン層は軽くドープされた膜でもよい。
（発明の効果）
本発明により、ソース・ドレイン間の短絡の無い薄膜ト
ランジスタを提供できる。
ランジスタを提供できる。
第１図は、本発明の実施例の薄膜トランジスタの構造を
示す模式的な断面図である。 第２図〜第８図は、本発明の薄膜トランジスタの製造工
程断面図である。 第９図は、従来の薄膜トランジスタの構造を示す模式的
な断面図である。 １．１１・・・絶縁基板、 ２．１２・・・ゲート電極、 ３．１３・・・ゲート絶縁膜、 ４．１４・・・非ドープアモルファスシリコン膜、５．
６，１５．１６・・・絶縁膜、 ７．１７・・・ｎ＋アモルファスシリコン層、８．９，
１５．１９・・・金属電極（ソース・ドレイン電極）、 ２１・・・ソース・ドレイン間隙部。 −１１＝ 第１１！ｒ 第４１！ｆ Ｉ眞 第７７
示す模式的な断面図である。 第２図〜第８図は、本発明の薄膜トランジスタの製造工
程断面図である。 第９図は、従来の薄膜トランジスタの構造を示す模式的
な断面図である。 １．１１・・・絶縁基板、 ２．１２・・・ゲート電極、 ３．１３・・・ゲート絶縁膜、 ４．１４・・・非ドープアモルファスシリコン膜、５．
６，１５．１６・・・絶縁膜、 ７．１７・・・ｎ＋アモルファスシリコン層、８．９，
１５．１９・・・金属電極（ソース・ドレイン電極）、 ２１・・・ソース・ドレイン間隙部。 −１１＝ 第１１！ｒ 第４１！ｆ Ｉ眞 第７７
Claims (4)
- （１）半導体膜、この半導体膜の上に積層した絶縁層お
よびこの絶縁層の上に積層した半導体膜と金属膜のうち
少なくとも一方の膜からなる構造を有する電界効果型の
薄膜トランジスタにおいて、前記の絶縁層が、エッチン
グ特性の異なる少くとも２種類の絶縁層からなることを
特徴とする薄膜トランジスタ。 - （２）少なくとも２種類の絶縁層からなる前記の絶縁層
において、最後に形成した絶縁層の一部もしくは全部を
エッチング除去した構造であることを特徴とする特許請
求の範囲第１項記載の薄膜トランジスタ。 - （３）少なくとも２種類の絶縁層からなる前記の絶縁層
において、最後に形成した絶縁層が酸化ケイ素もしくは
酸化ケイ素と窒化ケイ素のアロイであり、その下に形成
する絶縁層が窒化ケイ素であることを特徴とする特許請
求の範囲第１項記載の薄膜トランジスタ。 - （４）少なくとも２種類の絶縁層からなる前記の絶縁層
がプラズマＣＶＤで形成された絶縁層であることを特徴
とする特許請求の範囲第１項、第２項及び第３項のいず
れかに記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080479A JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61080479A JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6219493A Division JP2702865B2 (ja) | 1993-03-22 | 1993-03-22 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62235784A true JPS62235784A (ja) | 1987-10-15 |
| JPH0587029B2 JPH0587029B2 (ja) | 1993-12-15 |
Family
ID=13719408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61080479A Granted JPS62235784A (ja) | 1986-04-07 | 1986-04-07 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62235784A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021947A (ja) * | 1988-06-09 | 1990-01-08 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| JPH03148136A (ja) * | 1989-11-02 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
| US9553109B2 (en) | 2014-11-12 | 2017-01-24 | Mitsubishi Electric Corporation | Thin film transistor substrate, method for manufacturing the same, and liquid crystal display |
| US9716118B2 (en) | 2014-12-24 | 2017-07-25 | Mitsubishi Electric Corporation | Thin film transistor substrate including thin film transistor formed of oxide semiconductor and method for manufacturing the same |
| US9929186B2 (en) | 2016-03-22 | 2018-03-27 | Mitsubishi Electric Corporation | Thin film transistor substrate and method for manufacturing the same |
| US10109656B2 (en) | 2016-11-17 | 2018-10-23 | Mitsubishi Electric Corporation | Thin film transistor, thin film transistor substrate, liquid crystal display device, and method of manufacturing thin film transistor |
| US10741690B2 (en) | 2017-02-16 | 2020-08-11 | Mitsubishi Electric Corporation | Thin film transistor, thin film transistor substrate, and liquid crystal display device |
-
1986
- 1986-04-07 JP JP61080479A patent/JPS62235784A/ja active Granted
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021947A (ja) * | 1988-06-09 | 1990-01-08 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US5021850A (en) * | 1988-07-13 | 1991-06-04 | Seikosha Co., Ltd. | Silicon thin film transistor |
| US5071779A (en) * | 1988-07-13 | 1991-12-10 | Seikosha Co., Ltd. | Method for producing a silicon thin film transistor |
| JPH03148136A (ja) * | 1989-11-02 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
| US9553109B2 (en) | 2014-11-12 | 2017-01-24 | Mitsubishi Electric Corporation | Thin film transistor substrate, method for manufacturing the same, and liquid crystal display |
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| US9716118B2 (en) | 2014-12-24 | 2017-07-25 | Mitsubishi Electric Corporation | Thin film transistor substrate including thin film transistor formed of oxide semiconductor and method for manufacturing the same |
| US9911765B2 (en) | 2014-12-24 | 2018-03-06 | Mitsubishi Electric Corporation | Thin film transistor substrate including thin film transistor formed of oxide semiconductor and method for manufacturing the same |
| US9929186B2 (en) | 2016-03-22 | 2018-03-27 | Mitsubishi Electric Corporation | Thin film transistor substrate and method for manufacturing the same |
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| US10741690B2 (en) | 2017-02-16 | 2020-08-11 | Mitsubishi Electric Corporation | Thin film transistor, thin film transistor substrate, and liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587029B2 (ja) | 1993-12-15 |
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| EXPY | Cancellation because of completion of term |