JPS62226332A - Ｃｍｏｓ全加算器装置 - Google Patents
Ｃｍｏｓ全加算器装置Info
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- JPS62226332A JPS62226332A JP62061412A JP6141287A JPS62226332A JP S62226332 A JPS62226332 A JP S62226332A JP 62061412 A JP62061412 A JP 62061412A JP 6141287 A JP6141287 A JP 6141287A JP S62226332 A JPS62226332 A JP S62226332A
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- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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- G—PHYSICS
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の分野］
本発明は、加算される反転されていない第１の信号の第
１の副入力と、加算される反転された第１の信号の第２
の副入力と、加算される反転されていない第２の信号の
第２の入力と、反転されていないキャリー入力信号の第
３の入力と、ゲートが第１の副入力の一方に接続され、
ソースドレイン路の１端が第２の入力へ接続されている
第１のＰ型トランジスタと、ゲートが第２の副入力の他
方に接続され、ソースドレイン路の１端が第２の入力に
接続されている第１のＮ型トランジスタと、ゲートが第
２の入力に接続され、ソースドレイン路の１端がゲート
と第２の副入力に接続されている第２のＮ型トランジス
タと、ゲートが第２の入力に接続され、ソースドレイン
路の１端が第１の副入力に接続されている第２のＰ型ト
ランジスタと、第１および第２のＰおよびＮ型ｌ・ラン
ジスタのソースドレイン路の他方の端子の共通接続点と
、共通接合点に接続されるゲートを有する第３のＰ型ト
ランジスタと第３のＮ型トランジスタのソースドレイン
路の直列結合が供給電圧源と接地との間に配置された形
成された第１のスタテイ・ツクインバータと、その出力
が反転されたキャリー信号の出力であり、入力として入
力信号の一つを与えられ、第１のスタティックインバー
タの出力と入力にそれぞれ接続されたゲートを存する第
４のＮ型トランジスタと第４のＰ型トランジスタからな
る転送ゲートと、第５のＰ型トランジスタ、第６のＰ型
トランジスタ、第６のＮ型トランジスタ、および第５の
Ｎ型トランジスタのソースドレイン路の直列接続からな
り、この直列接続されたソースドレイン路が供給電圧源
と接地との間に配列された直列結合装置であって、その
中央点は転送ゲートの出力に接続され、この中央点に関
して対称的な２対のトランジスタのうちの一つのトラン
ジスタ対のゲートは第３の入力に接続され、他方の対の
トランジスタのゲートは共通接続点とスタティックイン
バータの出力とに接続されている直列結合装置と、ゲー
トが共通接続点に接続された第７のＰ型トランジスタと
、ゲートが第１のスタティックインバータの出力に接続
された第７のＮ型トランジスタと、ソースドレイン路の
１端が第１のスタティックインバータの出力に接続され
た第８のＮ型トランジスタと、ソースドレイン路の１端
が共通接続点に接続された第８のＰ型トンジスタと、第
７のＰ型トランジスタのソースドレイン路の１端と、第
７のＮ型トランジスタのソースドレイン路の１端と、お
よび第８のＰおよびＮ型トランジスタのゲートとが接続
されているノードと、反転されていない合計信号の出力
である第７および第８のＰおよびＮ型トランジスタのソ
ースドレイン路の他方の端子の共通接続ノードとを具備
しているＣＭＯＳ全加算器装置に関する。これら特性は
、ヨーロッパ特許出願 ＥＰ−Ａ１１２９４６号明細書
の特に第５図において開示されたＣＭＯＳ加算器装置で
説明される。
１の副入力と、加算される反転された第１の信号の第２
の副入力と、加算される反転されていない第２の信号の
第２の入力と、反転されていないキャリー入力信号の第
３の入力と、ゲートが第１の副入力の一方に接続され、
ソースドレイン路の１端が第２の入力へ接続されている
第１のＰ型トランジスタと、ゲートが第２の副入力の他
方に接続され、ソースドレイン路の１端が第２の入力に
接続されている第１のＮ型トランジスタと、ゲートが第
２の入力に接続され、ソースドレイン路の１端がゲート
と第２の副入力に接続されている第２のＮ型トランジス
タと、ゲートが第２の入力に接続され、ソースドレイン
路の１端が第１の副入力に接続されている第２のＰ型ト
ランジスタと、第１および第２のＰおよびＮ型ｌ・ラン
ジスタのソースドレイン路の他方の端子の共通接続点と
、共通接合点に接続されるゲートを有する第３のＰ型ト
ランジスタと第３のＮ型トランジスタのソースドレイン
路の直列結合が供給電圧源と接地との間に配置された形
成された第１のスタテイ・ツクインバータと、その出力
が反転されたキャリー信号の出力であり、入力として入
力信号の一つを与えられ、第１のスタティックインバー
タの出力と入力にそれぞれ接続されたゲートを存する第
４のＮ型トランジスタと第４のＰ型トランジスタからな
る転送ゲートと、第５のＰ型トランジスタ、第６のＰ型
トランジスタ、第６のＮ型トランジスタ、および第５の
Ｎ型トランジスタのソースドレイン路の直列接続からな
り、この直列接続されたソースドレイン路が供給電圧源
と接地との間に配列された直列結合装置であって、その
中央点は転送ゲートの出力に接続され、この中央点に関
して対称的な２対のトランジスタのうちの一つのトラン
ジスタ対のゲートは第３の入力に接続され、他方の対の
トランジスタのゲートは共通接続点とスタティックイン
バータの出力とに接続されている直列結合装置と、ゲー
トが共通接続点に接続された第７のＰ型トランジスタと
、ゲートが第１のスタティックインバータの出力に接続
された第７のＮ型トランジスタと、ソースドレイン路の
１端が第１のスタティックインバータの出力に接続され
た第８のＮ型トランジスタと、ソースドレイン路の１端
が共通接続点に接続された第８のＰ型トンジスタと、第
７のＰ型トランジスタのソースドレイン路の１端と、第
７のＮ型トランジスタのソースドレイン路の１端と、お
よび第８のＰおよびＮ型トランジスタのゲートとが接続
されているノードと、反転されていない合計信号の出力
である第７および第８のＰおよびＮ型トランジスタのソ
ースドレイン路の他方の端子の共通接続ノードとを具備
しているＣＭＯＳ全加算器装置に関する。これら特性は
、ヨーロッパ特許出願 ＥＰ−Ａ１１２９４６号明細書
の特に第５図において開示されたＣＭＯＳ加算器装置で
説明される。
［従来の技術］
従来の全加算器およびモノリシック集積並列加算器のＥ
Ｐ−Ａ１１２ ９４６号明細書の第６図による変形装置
を使用すると、各段でキャリー入力信号が合計するのに
貢献するトランジスタに供給されキャリー信号路が容量
的にロードされるという事実によって可能な最大処理速
度は制限されてしまう。
Ｐ−Ａ１１２ ９４６号明細書の第６図による変形装置
を使用すると、各段でキャリー入力信号が合計するのに
貢献するトランジスタに供給されキャリー信号路が容量
的にロードされるという事実によって可能な最大処理速
度は制限されてしまう。
［発明の解決すべき問題点コ
本発明の目的は、キャリー信号の前記容量的ロードを実
質上減少させ、従来装置より高い周波数で動作させるよ
うに従来のＣＭＯＳ全加算器装置を改良することである
。
質上減少させ、従来装置より高い周波数で動作させるよ
うに従来のＣＭＯＳ全加算器装置を改良することである
。
［問題点解決のための手段］
本発明によるＣＭＯＳ全加算器装置は従来装置よりもト
ランジスタを４つ多く必要とする、つまり１６のトラン
ジスタではなく１８または２０のトランジスタを必要と
し、その結果、ＣＭＯＳ全加算期器が必要とするチップ
エリアが多少大きくなる。
ランジスタを４つ多く必要とする、つまり１６のトラン
ジスタではなく１８または２０のトランジスタを必要と
し、その結果、ＣＭＯＳ全加算期器が必要とするチップ
エリアが多少大きくなる。
しかしながら本発明においては前記のような１１が成の
全加算器装置において、 第９のＰ型トランジスタと第９のＮ型トランジスタのソ
ースドレイン路の直列接続によって形成された第２のス
タティックインバータが供給電圧源と接地との間に配置
され、第２のスタティックインバータの入力が第３の入
力に接続され、その出力が前記ノードに接続され、転送
ゲートの入力が第１の副入力に接続され、第５のＮ型ト
ランジスタのゲートが共通接続点に接続され、第５のＰ
型トランジスタのゲートが第１のスタティックインバー
タの出力に接続され、第６のＰおよびＮ型トランジスタ
のゲートが第３の入力に接続されていることを特徴とす
るＣＭＯＳ全加算器装置により高い動作速度を得ること
ができる。
全加算器装置において、 第９のＰ型トランジスタと第９のＮ型トランジスタのソ
ースドレイン路の直列接続によって形成された第２のス
タティックインバータが供給電圧源と接地との間に配置
され、第２のスタティックインバータの入力が第３の入
力に接続され、その出力が前記ノードに接続され、転送
ゲートの入力が第１の副入力に接続され、第５のＮ型ト
ランジスタのゲートが共通接続点に接続され、第５のＰ
型トランジスタのゲートが第１のスタティックインバー
タの出力に接続され、第６のＰおよびＮ型トランジスタ
のゲートが第３の入力に接続されていることを特徴とす
るＣＭＯＳ全加算器装置により高い動作速度を得ること
ができる。
［実施例］
第１図の回路図の１６のトランジスタｂｌ、 ｎｌ・・
・ｐ８、ｎ８は従来装置でも使用されているものである
。
・ｐ８、ｎ８は従来装置でも使用されているものである
。
従来装置のこれらトランジスタの相互接続は本発明のも
のとは多少異なる。特に、トランジスタｐ５、ｎ５、ｐ
８． ｎＧの直列接続ＳＣは入力のフォーメーションに
関する限り異なる。従来装置では入力はトランジスタｎ
５、ｐ５のゲートの相互接続によって形成されているが
、本発明においては、トランジスタｐ６、ｎＧのゲート
を相互に接続することによって達成される。本発明では
、２つの他のトランジスタｐ５、ｎ５のゲートは転送ゲ
ートトランジスタｎ４、ｐ４のゲートにも接続される。
のとは多少異なる。特に、トランジスタｐ５、ｎ５、ｐ
８． ｎＧの直列接続ＳＣは入力のフォーメーションに
関する限り異なる。従来装置では入力はトランジスタｎ
５、ｐ５のゲートの相互接続によって形成されているが
、本発明においては、トランジスタｐ６、ｎＧのゲート
を相互に接続することによって達成される。本発明では
、２つの他のトランジスタｐ５、ｎ５のゲートは転送ゲ
ートトランジスタｎ４、ｐ４のゲートにも接続される。
また、転送ゲートｔｇの入力に供給される信号も、従来
装置とは異なる。
装置とは異なる。
第１図に関して詳細に説明すると、第１のＰ型トランジ
スタｐｌのゲートは加算される反転されていない第１の
信号Ｘ用の第１の副入力ａｌｌに接続される。第１のＮ
型トランジスタｎｌのゲートは加算される反転された第
１の信号ｘｑ用の第２の副入力ｅ１２に接続される。
スタｐｌのゲートは加算される反転されていない第１の
信号Ｘ用の第１の副入力ａｌｌに接続される。第１のＮ
型トランジスタｎｌのゲートは加算される反転された第
１の信号ｘｑ用の第２の副入力ｅ１２に接続される。
第２のＮ型トランジスタｎ２のソースドレイン路の１端
は第２の副入力ｃ１２に接続される。第２のＰ型トラン
ジスタｐ２のソースドレイン路の１端は、第１の副入力
ａｌｌに接続される。
は第２の副入力ｃ１２に接続される。第２のＰ型トラン
ジスタｐ２のソースドレイン路の１端は、第１の副入力
ａｌｌに接続される。
トランジスタｐ２、ｎ２のゲートおよびトランジスタｐ
１、ｎｌのソースドレイン路の１端は第２の入力ｏ２に
共通に接続され、これら４つのトランジスタ１）１、Ｉ
ｌｌ、ｐ２、ｎ２のソースドレイン路の他方の端子は共
通接続点ｇに接続される。
１、ｎｌのソースドレイン路の１端は第２の入力ｏ２に
共通に接続され、これら４つのトランジスタ１）１、Ｉ
ｌｌ、ｐ２、ｎ２のソースドレイン路の他方の端子は共
通接続点ｇに接続される。
第３のＰ型トランジスタｐ３と第３のＮ型トランジスタ
ｎ３のソースドレイン路の直列結合によって形成された
第１のスタティックインバータｓｉｔは共通接続点ｇに
接続される入力ををし、この直列結合は供給電圧源Ｕと
接地との間に配置される。
ｎ３のソースドレイン路の直列結合によって形成された
第１のスタティックインバータｓｉｔは共通接続点ｇに
接続される入力ををし、この直列結合は供給電圧源Ｕと
接地との間に配置される。
第４のＮ型トランジスタｎ４と第４のＰ型トランジスタ
ｐ４のソースドレイン路を＝ｌｕ列に接続することによ
って通常の方法で形成された転送ゲートｔｇの入力は第
１の副入力ａｌｌに接続され、この転送ゲートの出力は
反転されたキャリー出力信号Ｈｑの出力ａｇである。第
４のＰ型トランジスタｐ４のゲートは共通接続点ｇ１す
なわち第１のスタティックインバータｓｉｌの入力に接
続され、第４のＮ型トランジスタｎ４のゲートはこのイ
ンバータの出力に接続される。
ｐ４のソースドレイン路を＝ｌｕ列に接続することによ
って通常の方法で形成された転送ゲートｔｇの入力は第
１の副入力ａｌｌに接続され、この転送ゲートの出力は
反転されたキャリー出力信号Ｈｑの出力ａｇである。第
４のＰ型トランジスタｐ４のゲートは共通接続点ｇ１す
なわち第１のスタティックインバータｓｉｌの入力に接
続され、第４のＮ型トランジスタｎ４のゲートはこのイ
ンバータの出力に接続される。
前述のように、直列結合ＳＣは第５のＰ型トランジスタ
ｐ５、第６のＰ型トランジスタｐ６、第６のＮ型トラン
ジスタｎ６、および第５のＮ型トランジスタｎ５のソー
スドレイン路からなり、それらは供給電圧源Ｕと接地と
の間に直列に接続される。トランジスタｎ６、ｐ６の相
互に接続されたゲートは第３の入力ｏ３に接続され、こ
の直列結合の中央点ｍは転送ゲートｔｇの出力すなわち
出力ａｇに接続される。
ｐ５、第６のＰ型トランジスタｐ６、第６のＮ型トラン
ジスタｎ６、および第５のＮ型トランジスタｎ５のソー
スドレイン路からなり、それらは供給電圧源Ｕと接地と
の間に直列に接続される。トランジスタｎ６、ｐ６の相
互に接続されたゲートは第３の入力ｏ３に接続され、こ
の直列結合の中央点ｍは転送ゲートｔｇの出力すなわち
出力ａｇに接続される。
第５のＮ型トランジスタｎ５のゲートは共通接続点ｇと
第４のＰ型トランジスタｐ４のゲートに接続される。第
５のＰ型トランジスタｐ５のゲートは第１のスタティッ
クインバータｓｉｌの出力と第４のＮ型トランジスタｎ
４のゲートに接続される。本発明では、内側のトランジ
スタｐｅ、ｎ８は入力トランジスタであり、従来の装置
ではそれらは全く逆である。
第４のＰ型トランジスタｐ４のゲートに接続される。第
５のＰ型トランジスタｐ５のゲートは第１のスタティッ
クインバータｓｉｌの出力と第４のＮ型トランジスタｎ
４のゲートに接続される。本発明では、内側のトランジ
スタｐｅ、ｎ８は入力トランジスタであり、従来の装置
ではそれらは全く逆である。
第７のＰ型トランジスタｐ７のゲートは第８のＰ型トラ
ンジスタρＢのソースドレイン路の１端と共に、共通接
続点ｇに接続される。第７のＮ型トランジスタｎ７のゲ
ートは、第８のＮ型トランジスタｎ８のソースドレイン
路の１端と共に、第１のスタティックインバータｓｉＬ
の出力に接続される。第８のＮ型トランジスタｐ８のゲ
ートと第８のＰ型トランジスタｐ８のゲートは、第７の
Ｎ型トランジスタｎ７と第７のＰ型トランジスタｐ７の
各ソースドレイン路の１端と共に、ノードＶに接続され
る。トランジスタｐ？、ｎ７、ｐ８、ｎ８のソースドレ
イン路の他方の端子は共通に接続されて全加算器装置の
信号Ｓの合計出力Ｓａである共通ノードｋを形成する。
ンジスタρＢのソースドレイン路の１端と共に、共通接
続点ｇに接続される。第７のＮ型トランジスタｎ７のゲ
ートは、第８のＮ型トランジスタｎ８のソースドレイン
路の１端と共に、第１のスタティックインバータｓｉＬ
の出力に接続される。第８のＮ型トランジスタｐ８のゲ
ートと第８のＰ型トランジスタｐ８のゲートは、第７の
Ｎ型トランジスタｎ７と第７のＰ型トランジスタｐ７の
各ソースドレイン路の１端と共に、ノードＶに接続され
る。トランジスタｐ？、ｎ７、ｐ８、ｎ８のソースドレ
イン路の他方の端子は共通に接続されて全加算器装置の
信号Ｓの合計出力Ｓａである共通ノードｋを形成する。
第２のスタティックインバータｓｉ２は第９のＰ型トラ
ンジスタｐ９と第９のＮ型トランジスタｎ９のソースド
レイン路の直列結合からなる。この直列結合は供給電圧
源Ｕと接地との間に配置され、２つのトランジスタｐ９
、ｎ９のゲートは第３の入力ｏ３に接続され、これら２
つのトランジスタのソースドレイン路の接続点はこのイ
ンバータの出力としてノードＶに接続される（従来の装
置では、後者は第３の入力ｅ３に接続されるため欠点と
なる）。
ンジスタｐ９と第９のＮ型トランジスタｎ９のソースド
レイン路の直列結合からなる。この直列結合は供給電圧
源Ｕと接地との間に配置され、２つのトランジスタｐ９
、ｎ９のゲートは第３の入力ｏ３に接続され、これら２
つのトランジスタのソースドレイン路の接続点はこのイ
ンバータの出力としてノードＶに接続される（従来の装
置では、後者は第３の入力ｅ３に接続されるため欠点と
なる）。
第２図は第３の入力ｅ３に供給される信号が反転された
キャリー信号ｅ１３ｑであり、キャリー出力ａｇに出力
される信号が反転されていないキャリー信号ｃａである
第１図の装置を変形した装置の回路図を示す。この様な
装置は、ＣＭＯ８並列加算器が第１図および第２図の装
置で構成される場合に必要である。
キャリー信号ｅ１３ｑであり、キャリー出力ａｇに出力
される信号が反転されていないキャリー信号ｃａである
第１図の装置を変形した装置の回路図を示す。この様な
装置は、ＣＭＯ８並列加算器が第１図および第２図の装
置で構成される場合に必要である。
第２図の装置は、転送ゲートｔｇの入力が第２の副入力
ｃＬ２に接続されるという点で第１図とは異なる（従来
の装置では、この入力は第２の入力に接続される）。
ｃＬ２に接続されるという点で第１図とは異なる（従来
の装置では、この入力は第２の入力に接続される）。
第３図の実施例では、２つのトランジスタｐ１０、ｎｌ
Ｏが設けられ、それを介して加算される反転されていな
い第１の信号Ｘと加算される反転されたｍｌの信号Ｘｑ
がトランジスタｎ２、ｐ２に供給される。
Ｏが設けられ、それを介して加算される反転されていな
い第１の信号Ｘと加算される反転されたｍｌの信号Ｘｑ
がトランジスタｎ２、ｐ２に供給される。
第２のＮ型トランジスタｎ２のソースドレイン路の１端
は、第２の副入力ｅ１２に接続されたゲートををする第
１０のＮ型！・ランジスタｎｌＯのソースドレイン路を
介して接地される。第２のＰ型トランジスタｐ２のソー
スドレイン路の１端は、ゲートが第１の副入力ｅｌｆに
接続された第１０のＰ型トランジスタｐｌＯのソースド
レイン路を介して供給電圧源Ｕに接続される。
は、第２の副入力ｅ１２に接続されたゲートををする第
１０のＮ型！・ランジスタｎｌＯのソースドレイン路を
介して接地される。第２のＰ型トランジスタｐ２のソー
スドレイン路の１端は、ゲートが第１の副入力ｅｌｆに
接続された第１０のＰ型トランジスタｐｌＯのソースド
レイン路を介して供給電圧源Ｕに接続される。
第３図の転送ゲートｔｇの入力は第２の副入力ｃ１２に
接続される。第４のＮ型トランジスタｎ４のゲートは共
通接続点ｇ１すなわち第１のスタティックインバータｓ
ｉｌの入力に接続され、第４のＰ型トランジスタｐ４の
ゲートはこのインバータｓｉｌの出力に接続される。
接続される。第４のＮ型トランジスタｎ４のゲートは共
通接続点ｇ１すなわち第１のスタティックインバータｓ
ｉｌの入力に接続され、第４のＰ型トランジスタｐ４の
ゲートはこのインバータｓｉｌの出力に接続される。
第５のＰ型トランジスタｐ５のゲートは共通接続点ｇと
第４のＮ型トランジスタｎ４のゲートに接続される。第
５のＮ型トランジスタｎ５のゲートは第１のスタティッ
クインバータｓｉｔの出力と第４のＰ型トランジスタｐ
４のゲートに接続される。
第４のＮ型トランジスタｎ４のゲートに接続される。第
５のＮ型トランジスタｎ５のゲートは第１のスタティッ
クインバータｓｉｔの出力と第４のＰ型トランジスタｐ
４のゲートに接続される。
第４図の回路図は、第２図の装置を発展した装置を示す
。
。
第１０のＮ型トランジスタｎｌＯのゲートは第１の副入
力０１１に接続され、第１０のＰ型トランジスタｐｌＯ
のゲートは第２の副入力ｃ１２に接続される。転送ゲー
トｔｇの入力は第２の副入力ｃ１２に接続される。第４
のＰ型トランジスタｐ４のゲートは第５のＮ型トランジ
スタｎ５のゲートと共に、共通接続点、すなわち第１の
スタティックインバータｓｉｔの入力に接続され、第４
のＮ型トランジスタｎ４のゲートは、第５のＰ型トラン
ジスタｐ５のゲートと共にこのインバータｓｉｌの出力
に接続される。
力０１１に接続され、第１０のＰ型トランジスタｐｌＯ
のゲートは第２の副入力ｃ１２に接続される。転送ゲー
トｔｇの入力は第２の副入力ｃ１２に接続される。第４
のＰ型トランジスタｐ４のゲートは第５のＮ型トランジ
スタｎ５のゲートと共に、共通接続点、すなわち第１の
スタティックインバータｓｉｔの入力に接続され、第４
のＮ型トランジスタｎ４のゲートは、第５のＰ型トラン
ジスタｐ５のゲートと共にこのインバータｓｉｌの出力
に接続される。
第３図および第４図で示されるようなＣＭＯＳ全加算器
装置の計算シミュレーションによってパイプラインで結
ばない１６の段の並列加算器は約３０ＭＨｚの上部カッ
トオフ周波数を有するということが決定された。
装置の計算シミュレーションによってパイプラインで結
ばない１６の段の並列加算器は約３０ＭＨｚの上部カッ
トオフ周波数を有するということが決定された。
第１図は、本発明による全加算器装置の回路図であり、
第２図は、反転されたキャリー入力信号と反転されてい
ないキャリー出力信号に対する第１図の装置を変形した
装置の回路図であり、第３図は、第１図の装置の発展さ
せた装置の回路図であり、第４図は、第２図の装置の発
展させた装置の回路図である。 ｅｌｆ 、ｅ１２・・・副入力、Ｘ・・・加算器、ｙ・
・・加算器、ｎｌ・・・ｎ９・・・Ｎ型トランジスタ、
ｐｌ・・・ｐ９・・・Ｐ型１−ランジスタ、ｓｉｌ ５
ｓｉ２・・・スタティックインバータ、Ｕ・・・供給電
圧源、■・・・ノード、ｔｇ・・・転送ゲート、ｇ・・
・共通接続点。
第２図は、反転されたキャリー入力信号と反転されてい
ないキャリー出力信号に対する第１図の装置を変形した
装置の回路図であり、第３図は、第１図の装置の発展さ
せた装置の回路図であり、第４図は、第２図の装置の発
展させた装置の回路図である。 ｅｌｆ 、ｅ１２・・・副入力、Ｘ・・・加算器、ｙ・
・・加算器、ｎｌ・・・ｎ９・・・Ｎ型トランジスタ、
ｐｌ・・・ｐ９・・・Ｐ型１−ランジスタ、ｓｉｌ ５
ｓｉ２・・・スタティックインバータ、Ｕ・・・供給電
圧源、■・・・ノード、ｔｇ・・・転送ゲート、ｇ・・
・共通接続点。
Claims (5)
- （１）加算される反転されていない第１の信号の第１の
副入力と、 加算される反転された第１の信号の第２の副入力と、 加算される反転されていない第２の信号の第２の入力と
、 反転されていないキャリー入力信号の第３の入力と、 ゲートが第１の副入力の一方に接続され、ソースドレイ
ン路の１端が第２の入力へ接続されている第１のＰ型ト
ランジスタと、 ゲートが第２の副入力の他方に接続され、ソースドレイ
ン路の１端が第２の入力に接続されている第１のＮ型ト
ランジスタと、 ゲートが第２の入力に接続され、ソースドレイン路の１
端がゲートと第２の副入力に接続されている第２のＮ型
トランジスタと、 ゲートが第２の入力に接続され、ソースドレイン路の１
端が第１の副入力に接続されている第２のＰ型トランジ
スタと、 第１および第２のＰおよびＮ型トランジスタのソースド
レイン路の他方の端子の共通接続点と、共通接合点に接
続されるゲートを有する第３のＰ型トランジスタと第３
のＮ型トランジスタのソースドレイン路の直列結合が供
給電圧源と接地との間に配置されて形成された第１のス
タティックインバータと、 その出力が反転されたキャリー信号の出力であり、入力
として入力信号の一つを与えられ、第１のスタティック
インバータの出力と入力にそれぞれ接続されたゲートを
有する第４のＮ型トランジスタと第４のＰ型トランジス
タからなる転送ゲートと、 第５のＰ型トランジスタ、第６のＰ型トランジスタ、第
６のＮ型トランジスタ、および第５のＮ型トランジスタ
のソースドレイン路の直列接続からなり、この直列接続
されたソースドレイン路が供給電圧源と接地との間に配
列された直列結合装置であって、その中央点は転送ゲー
トの出力に接続され、この中央点に関して対称的な２対
のトランジスタのうちの一つのトランジスタ対のゲート
は第３の入力に接続され、他方の対のトランジスタのゲ
ートは共通接続点とスタティックインバータの出力とに
接続されている直列結合装置と、ゲートが共通接続点に
接続された第７のＰ型トランジスタと、 ゲートが第１のスタティックインバータの出力に接続さ
れた第７のＮ型トランジスタと、 ソースドレイン路の１端が第１のスタティックインバー
タの出力に接続された第８のＮ型トランジスタと、 ソースドレイン路の１端が共通接続点に接続された第８
のＰ型トンジスタと、 第７のＰ型トランジスタのソースドレイン路の１端と、
第７のＮ型トランジスタのソースドレイン路の１端と、
および第８のＰおよびＮ型トランジスタのゲートとが接
続されているノードと、反転されていない合計信号の出
力である第７および第８のＰおよびＮ型トランジスタの
ソースドレイン路の他方の端子の共通接続ノードとを具
備しているＣＭＯＳ全加算器装置において、 第９のＰ型トランジスタと第９のＮ型トランジスタのソ
ースドレイン路の直列接続によって形成された第２のス
タティックインバータが供給電圧源と接地との間に配置
され、 第２のスタティックインバータの入力が第３の入力に接
続され、その出力が前記ノードに接続され、 転送ゲートの入力が第１の副入力に接続され、第５のＮ
型トランジスタのゲートが共通接続点に接続され、 第５のＰ型トランジスタのゲートが第１のスタティック
インバータの出力に接続され、 第６のＰおよびＮ型トランジスタのゲートが第３の入力
に接続されていることを特徴とするＣＭＯＳ全加算器装
置。 - （２）転送ゲートの入力が第２の副入力に接続されてい
ることを特徴とする反転されたキャリー信号を入力し、
反転されていない形で出力するキャリー出力信号の特許
請求の範囲第１項記載のＣＭＯＳ全加算器装置。 - （３）第１０のＰ型トランジスタのソースドレイン路が
供給電圧源と第２のＰ型トランジスタのソースドレイン
路の１端末との間に配置され、第１０のＰ型トランジス
タのゲートが第１の副入力に接続され、 第１０のＮ型トランジスタのソースドレイン路が接地と
第２のＮ型トランジスタのソースドレイン路の１端との
間を接続され、第１０のＮ型トランジスタのゲートが第
２の副入力に接続され、第１のＮ型トランジスタのゲー
トが第１の副入力に接続され、 第１のＰ型トランジスタのゲートが第２の副入力に接続
され、 第４のＮ型トランジスタのゲートと第５のＰ型トランジ
スタのゲートが共通接続点に接続され、第４のＰ型トラ
ンジスタのゲートと第５のＮ型トランジスタのゲートが
第１のスタティックインバータの出力に接続されている
ことを特徴とする特許請求の範囲第１項記載のＣＭＯＳ
全加算器装置。 - （４）第１０のＰ型トランジスタのソースドレイン路が
供給電圧源と第２のＰ型トランジスタのソースドレイン
路の１端との間を接続され、第１０のＰ型トランジスタ
のゲートが第２の副入力に接続され、 第１０のＮ型トランジスタのソースドレイン路が接地と
第２のＮ型トランジスタのソースドレイン路の１端との
間を接続され、第１０のＮ型トランジスタのゲートが第
１の副入力に接続され、第１のＮ型トランジスタのゲー
トが第２の副入力に接続され、 第１のＰ型トランジスタのゲートが第１の副入力に接続
され、 転送ゲートの入力が第２の副入力に接続され、第４のＮ
型トランジスタのゲートと第５のＰ型トランジスタのゲ
ートが第１のスタティックインバータの出力に接続され
、 第４のＰ型トランジスタのゲートと第５のＮ型トランジ
スタのゲートが共通接続点に接続されていることを特徴
とする反転されたキャリー信号を入力とし、反転されて
いない形のキャリー信号を出力する特許請求の範囲第１
項記載のＣＭＯＳ全加算器装置。 - （５）キャリー発生に関して特許請求の範囲第１項と第
２項または第３項と第４項または第１項と第４項に記載
された装置が交互に直列に接続されている特許請求の範
囲第１項記載のＣＭＯＳ全加算器装置を備えた並列のＣ
ＭＯＳ加算器装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP86103947A EP0238678B1 (de) | 1986-03-22 | 1986-03-22 | CMOS-Volladdierstufe |
| EP86103947.7 | 1986-03-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226332A true JPS62226332A (ja) | 1987-10-05 |
Family
ID=8194993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061412A Pending JPS62226332A (ja) | 1986-03-22 | 1987-03-18 | Ｃｍｏｓ全加算器装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4817030A (ja) |
| EP (1) | EP0238678B1 (ja) |
| JP (1) | JPS62226332A (ja) |
| DE (1) | DE3674387D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| KR100203302B1 (ko) * | 1995-12-30 | 1999-06-15 | 김영환 | 엔-모스를 이용한 스테이틱 및 다이나믹 가산기 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| JPS59211138A (ja) * | 1983-05-16 | 1984-11-29 | Toshiba Corp | 全加算回路 |
| JPS60116034A (ja) * | 1983-11-28 | 1985-06-22 | Toshiba Corp | 加算回路 |
| US4713790A (en) * | 1985-07-31 | 1987-12-15 | Motorola, Inc. | Exclusive OR/NOR gate having cross-coupled transistors |
-
1986
- 1986-03-22 DE DE8686103947T patent/DE3674387D1/de not_active Expired - Fee Related
- 1986-03-22 EP EP86103947A patent/EP0238678B1/de not_active Expired - Lifetime
-
1987
- 1987-03-18 JP JP62061412A patent/JPS62226332A/ja active Pending
- 1987-03-20 US US07/028,251 patent/US4817030A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0238678A1 (de) | 1987-09-30 |
| EP0238678B1 (de) | 1990-09-19 |
| DE3674387D1 (de) | 1990-10-25 |
| US4817030A (en) | 1989-03-28 |
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