JPS62223885A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、分割された相補データ線に共通のセンスアンプを設
けるシェアードセンス方式のダイナミック型ＲＡＭに利
用して有効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭにおける１ビツトのメモリセルＭ
Ｃは、情報記憶キャパシタＣｓとアドレス選択用ＭＯ３
ＦＥＴＱｍとからなり、論理“１″、′０″の情報はキ
ャパシタＣｓに電荷が有るか無いかの形で記憶される。

そして、情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状
態にしてキャパシタＣｓを共通のデータ線ＤＬにつなぎ
、データｍＤＬの電位がキャパシタＣｓに蓄積された電
荷量に応じてどのような変化が起きるかをセンスするこ
とによって行われる。なお、ダイナミック型ＲＡＭにつ
いては、例えば特開昭５１−７４５３５号公報参照。

〔発明が解決しようとする問題点〕

上記ダイナミック型ＲＡＭは、メモリセルＭＣを小さく
形成し、かつ共通のデータ線ＤＬに多くのメモリセルを
つないで高集積大容量のメモリマトリックスにしである
ため、上記キャパシタＣｓと、共通のデータ線ＤＬの浮
遊容量ｃｏとの関係は、Ｃｓ　／　Ｃｏの比が非常に小
さな値になる。し′　　たがって、約１Ｍビットの記憶
容量を持つダイナミック型ＲＡＭの開尭にあたっては、
メモリセルを構成する素子が微細化されるものであるた
め、上記Ｃｓ　／　Ｃｏの比が益々小さくなり、大記憶
容量化を行う上でのネックになっている。

そこで、本願発明者等は、データ線を分割して、その分
割点に伝送ゲートＭＯＳＦＥＴを介して共通のセンスア
ンプを配置して、データ線長及びそれに接続されるメモ
リセルの数を半減させることを検討した。しかしながら
、このように分割された相補データ線を設ける場合、そ
の選択／非選択の決定にアドレス信号を解読して形成さ
れる選択信号を必要とする。上記相補データには、非選
択とされるべき相補データ線を共通のセンスアンプから
電気的に分離させるために多数の伝送ゲートＭＯＳ　Ｆ
　ＥＴが設けられるものである。これらの伝送ゲートＭ
ＯＳＦＥＴを制御する制御信号線は比較的大きな容量性
負荷を持つものとなる。したがって、上記伝送ゲー１−
Ｍ０３ＦＥＴをオフ状態にするのに時間を費やすことと
なり、その分ワード線の選択動作を遅く行う必要がある
ためメモリアクセスが遅くなってしまう。

この発明の目的は、高速動作化と低消費電力化を実現し
たタイミング発生回路を備えた半導体集積回路装置を提
供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
をＷｉ単に説明すれば、下記の通りである。

すなわち、容量性負荷にプリチャージされた信号をディ
スチャージさせるか否かの入力信号に先行する信号によ
りオン状態にされるスイッチＭＯＳＦＥＴを介して一方
の電極が結合され、他方の電極に上記入力信号には聞゛
同期したタイミング信号が供給されるキャパシタを設け
るとともに、上記キャパシタの一方の電極と回路の接地
電位との間に出力レベルを決定する入力信号に受けるＭ
ＯＳＦＥＴを設けるものである。

〔作　用〕

上記した手段にれよば、先行する信号により結合される
キャパシタによって容量性負荷に蓄積されるレベルを中
間Ｌ・ベルにして制御されるＭＯＳＦＥＴを実質的にオ
フ状態にできる７そして、入力信号の供給によって上記
中間レベルがらハイレベル又はロウレベルにすることに
より、競合関係にある他のタイミング信号を早く発生さ
せることができる。

〔実施例〕

第１図には、この発明に係るダイナミック型ＲＡＭの要
部一実施例の回路図が示されている。

同図に示した実施例回路で、ＮチャンネルＭＯ３、Ｆ　
Ｅ　Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕ
ｌａｔｅｄＧａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔ
ｒａｎｓｉｓｔｏｒ　）がら構成されている。

メモリ７レイＭＩＬは、複数の相補デークＬＩＤＬ、Ｄ
Ｌ、複数のワード線ＷＬ及び複数のダイナミック型メモ
リセルから成る。メモリアレイＭＩＬは、折り返しビッ
ト線（ディジット線又はデータ線）方式とされる。それ
故に、メモリセルは、１つの相補データ線と１つのワー
ド線とによって構成される２つの交点のうちの一方に配
置される。

メモリアレイＭＩＲは、メモリアレイＭＩＬと同様な構
成にされる。

１ビツトのメモリセルＭＣは、図示されているように、
情報記憶キャパシタＣｓとアドレス選択用ＭＯ３ＦＥＴ
Ｑｍとからなり、論理″１′。

“０′″の情報はキャパシタＣｓに電荷が有るか無いか
の形で記・泣される。情報の読み出しは、ＭＯＳＦＥＴ
Ｑｍをオン状態にしてキャパシタＣｓを相補データ線の
一方に結合させ、そのデータ線の電位がキャパシタＣｓ
に蓄積された電荷量に応じてどのような変化が起きるか
をセンスすることによって行われる。

メモリアレイＭＩＬ、ＭＩＲのそれぞれにおいて、前述
のようにメモリセルＭＣは小さく形成され、また平行に
配置された相補データ線に多くのメモリセルが結合され
る。それ故に、キャパシタＣｓと、データ線ＤＬのｆｆ
１遊容量Ｃｏ（図示せず）との比は非常に小さな値にな
る。したがって、上記キャパシタＣｓに蓄積された電荷
量によるデータ線ＤＬの電位変化は、非常に微少な信号
となっている。しかしながら、この実施り１１では、上
述のようにデータ線を分割することにより、１零のデー
タ線長さ及び結合されるメモリセルの数が半減させられ
るので、データ線の浮遊容ｊｉＣｏ（図示せず）が減少
させられる。この結果、データ線に現れるメモリセルか
らの読み出し信号レベルを比較的大きくできる。

このような微少な信号を検出するセンスアンプＳＡＩの
センス動作のための基準電位を形成する回路として、ダ
ミーセルＤＣが設けられている。

このダミーセルＤＣは、メモリセルＭＣと同じ製造条件
、同じ設計定数で作られたスイッチＭＯＳＦＥＴＱｄと
、キャパシタＣｓの約半分の容量値を持つようにされた
キャパシタＣｄとにより構成される。このダミーセルＤ
ＣのキャパシタＣｄはスタンバイ時にリセット用ＭＯ３
ＦＥＴＱｄ’　により回路の接地電位がストアされる。

センスアンプＳＡＩは、それぞれラッチ形態にされた増
幅ＭＯ３ＦＥＴＱＩ、Ｑ２から構成された複数の単位回
路から構成されている。このセンスアンプＳＡＩは、ア
ドレッシングにおいて各相補データ線に与えられる微少
な電位変化の差を、タイミング信号（センスアンプ制御
信号）φｐａＬφｐａ２で決まるセンス期間に拡大させ
る（その動作は後述する）。

センスアンプＳＡＩの１つの単位回路（Ｑｌ。

Ｑ２）は、図示のようにその入出力端子がメモリアレイ
ＭＩＬ側の１対の平行に配置された相補データ線ＤＬ、
ＤＬにそれぞれスイッチＭＯ３ＦＥＴＱ３．Ｑ４を介し
結合され、またメモリアレイＭＩＲ側の１対の平行に配
置された相補データ線ＤＬ、ＤＬにそれぞれスイッチＭ
Ｏ３ＦＥＴＱＩ９、Ｑ２０を介して結合されている。上
記スイッチＭＯ３ＦＥＴＱ３．Ｑ４は、メモリアレイＭ
ＩＬが選択状態にされたとき、タイミング信号ＳＨしに
よりオン状態に維持される。上記スイッチＭＯＳＦＥＴ
Ｑ１９．Ｑ２０は、メモリアレイＭＩＲが選択状態にさ
れたとき、タイミング信号ＳＨＲによりオン状態に維持
される。このようなタイミング信号ＳＨＬ、ＳＨＲは、
タイミング発生回路５ＨＬ−Ｇ、５ＨＲ−Ｇにより形成
される。

上記分割された左右の両相補データ線のそれぞれに結合
されるメモリセルの数は、検出精度を上げるため互いに
等しくされる。センスアンプＳＡ１の単位回路の一対の
入出力ノードには、それぞれに１個ずつのダミーセルＤ
Ｃが結合されている。

上記アドレッシングにおいて、メモリアレイＭＩＬ又は
ＭＩＲの相補データ線対の一方に結合されたメモリセル
ＭＣが選択される場合、センスアンプＳＡＩの単位回路
の一対の入出力ノードのうちの、一方のデータ線にスイ
ッチＭＯＳＦＥＴを介して結合される１つの入出力ノー
ドに結合されたダミーセルＤＣが選択されるように、一
対のダミーワード線ＤＷＬ、ＤＷＬのうちの一方が選択
される。

上記センスアンプＳＡＩは、その単位回路が上記のよう
に一対の交差結線されたＭＯＳ　Ｆ　ＥＴＱｌ、Ｑ２に
より構成され、これらの正帰還作用により、相補データ
線間に現れた微少な信号を差動的に増幅する。この正帰
還動作は、タイミング信号φｐａｌによりＭＯ３ＦＥＴ
Ｑ２７がオン状態になったとき開始される。このＭＯ３
ＦＥＴＱ２７は、それが導通状態にされたとき、比較的
小さいコンダクタンスを示すようにされている。上記タ
イミング信号φｐａｌによってセンスアンプＳＡＩの動
作が開始されると、アドレッシングによって予め相補デ
ータ線間に与えられていた電位差が増幅される。すなわ
ち、高い方のデータ線電位は遅い速度をもって下降され
、また低い方のそれは速い速度をもって下降される。そ
して、上記電圧差がある程度大きくなったタイミングに
おいて発生されるタイミング信号φｐａ２によって、Ｍ
Ｏ３ＦＥＴＱ２８が導通状態にされる。ＭＯＳ　Ｆ　Ｅ
ＴＱ２８は、それが導通されたとき比較的大きなコンダ
クタンスを持つようにされている。、ＭＯ３ＦＥＴＱ２
８の導通開始によって、上ｊｅ低い万のデータ線電位が
急速に低下される。このように２段階にわけてセンスア
ンプＳＡＩの動作を行わせることによって、上記高Ｃ）
方の電位の大幅な落ち込みが防止される。こうして低い
方の電位が交差結合ＭＯ３ＦＥＴのしきい値電圧以下に
低下したとき正帰還動作が終了し、高い方の電位の下降
は電源電圧Ｖｃｃより低くかつ上記しきい値電圧より高
い電位に留まるとともに、低い方の電位は最終的に接地
電位（０■）に到達する。

なお、各メモリアレイにおいて、各データ線と各ワード
線との間に無視できない結合容量が形成されてしまう。

それ故に、１つのワード線のレベルが変化されると、実
質的に雑音とみなされる不所望な電位変動が各データ線
に与えられてしまう。

しかしながら、折り返しビット線方式のメモリアレイに
おいて、各ワード線ＷＬは、相補データ線の双方と交差
されている。それ故に、ワード線ＷＬのレベル変化に応
じて相補データ線に与えられてしまう雑音は、コモンモ
ード雑音とみなされる。

差動型のセンスアンプＳＡＩは、このようなコモンモー
ド雑音に対して実質的に不感である。

上記のアドレッシングの際、一旦破壊されかかったメモ
リセルＭＣの記憶情報は、このセンス動作によって得ら
れたハイレベル若しくはロウレベルの電位をそのまま受
は取ることによって回復される。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理“０”として読み取られるところの誤動作
が生じる。そこで、図示しないが、この誤動作を防ぐた
めにアクティブリストア回路が設けられる。

このアクティブリストア回路は、ロウレベルの信号に対
して何ら影響を与えずハイレベルの信号にのみ選択的に
電源電圧Ｖｃｃの電位にブーストする働きがある。

プリチャージ回路は、上記両メモリアレイＭＩＬとＭＩ
Ｒに対してそれぞれ設けられる。ｔなわち、メモーリア
レイＭＩＬにおいて、その１つの回路が代表として例示
的に示されているように、相補データ線ＤＬ、ＤＬと電
源電圧Ｖｃｃとの間にそれぞれ接続されたプリチャージ
ＭＯ３ＦＥＴＱ３０、Ｑ３１からなる。他の相補データ
線にも、上記同様なプリチャージＭＯＳ　Ｆ　ＥＴから
なる単位回路ＰＣが設けられる。これらのプリチャージ
回路ＰＣＩＬは、プリチャージパルスＰＣＬにより制御
される。メモリアレイＭＩＲにおいて、上記同様に例示
的に示されているようなＭＯＳ　Ｆ　ＥＴＱ３２．Ｑ３
３からなるプリチャージＭＯ３ＦＥＴが設けられる。他
の相補データ線にも、上記同様なプリチャージＭＯＳ　
Ｆ　ＥＴからなる単位回路ＰＣが設けられる。これらの
プリチャージ回路ＰＣＩＲは、プリチャージパルスＰＣ
Ｈにより制御される。

上記プリチャージＭＯＳ　Ｆ　ＥＴの導通制御のための
タイミング信号ＰＣＬとＰＣＲは、後述するようなタイ
ミング発生回路ＰＣＬ−Ｇ、ＰＣＲ−Ｇにより形成され
る。その大まかな動作は、ＲＡＭの非アクセス期間、す
なわち、ＲＡＳ信号がハイレベルにされているとき、そ
れに応じてハイレベルにされる。これによって、各相補
データ線は、電源電圧Ｖｃｃのレベルに近いようなハイ
レベルにプリチャージされる。プリチャージ用のタイミ
ング信号ＰＣＬとＰＣＲのうち、選択されるべきメモリ
セルが存在するメモリアレイＭＩＬ又はＭＩＲ側に対応
されたタイミング信号ＰＣＬ又はＰＣＲは、ＲＡＭのア
クセスが開始されることに応じてロウレベルにされ、非
選択側とされるメモリアレイＭＩＬ又はＭＩＲに対応さ
れた信号は、ハイレベルのままとされる。言い換えるな
らば、非選択とされるメモリアレイＭＩＬ又はＭＩＲは
、プリチャージ動作が継続して行われる。このようにす
ることによって、非選択側の相補データ線はプリチャー
ジ動作が継続されるため、非選択状態の相補ゲート線と
寄生容量によって結合されるカラム選択線等の他の信号
線からのカップ・ノングノイズにより不所望なレベルの
変動が生じるのを防止することができる。なお、上記プ
リチャージ回路ＰＣＬＬ及びＰＣＩＲにおける各単位回
路は、プリチャージ用のタイミング信号ＰＣＬとＰＣＨ
に応答して相補データ線の相互を短絡するイコライズ用
ＭＯＳ　Ｆ　ＥＴを含んでもよい。

同図において、センスアンプＳＡＩを構成する１つの単
位回路の入出力ノードは、カラムスイッチ回路を構成す
るＭＯ３ＦＥＴＱ１９．Ｑ２０を介して共通相補データ
線対ＣＤＩ、ＣＤＩに接続され、これと隣接する他の単
位回路の入出力ノードは、ＭＯ３ＦＥＴＱ２１．Ｑ２２
を介して共通相補データ線ＣＤ２．ＣＤ２に接続される
。他の単位回路のそれぞれも同様なＭＯ３ＦＥＴＱ２３
゜Ｑ２４及びＱ２５．Ｑ２６を介してそれぞれの共通相
補データ線対ＣＤＩ、ＣＤＩ及びＣＤ２．ＣＤ２に接続
される。

２のように２組の共通相補データ線ＣＤＩ、　ＣＤ１及
びＣＤ２．ＣＤ２を設けることにより、カラムスイッチ
ＭＯＳＦＥＴＱＩ９〜Ｑ２２のゲートは、共通化される
。この共通ゲートは、カラムアドレスデコーダを構成す
る単位回路により形成されたデータ線選択信号Ｙ１が供
給される。これにより、合計で４本分からなるデータ線
のピッチに、カラムアドレスデコーダを構成する単位回
路をレイアウトすることができ、両者のピッチを合わせ
ることによって、半導体基板上に無駄な空間が生じなく
できる。

なお、図示しないが、この実施例のＲＡＭは、上記メモ
リアレイＭＩＬとＭＩＲと類似のメモリアレイが上記メ
モリアレイＭＩＬの左側に配置され、いわゆる４マツト
構成にされる。上記カラム選択信号Ｙ１等は、上記図示
しないメモリアレイのカラム選択用ＭＯＳ　Ｆ　ＥＴの
ゲートにも共通に供給される。このため、上記カラム選
択線は、これらのメモリアレイに向かって延びている。

これにより、同時に合計４ビツトからなるメモリセルを
選択することができる。このようなアドレス選択方式は
、上記選択回路等の比較的簡単な回路変更によって、例
えば、４ビツトのデータをシリアルに読み出す等のニブ
ルモードに容易に対処できる。

なお、図示しないが、外部端子からのアドレス信号を受
けて、上記アドレスデコーダに内部アドレス信号を供給
するアドレスバッファ及び外部端子からの制ＷＪ信号に
従って内部回路の動作に必要な各種タイミング信号を形
成するタイミング制御回路は、公知の回路と類似の回路
により構成されている。特に制限されないが、アドレス
信号は、共通の外部端子からアドレスストローブ信号Ｒ
ＡＳ、ＣＡＳに同期して時系列的に供給されるアドレス
マルチ方式により供給される。また、カラム系のアドレ
スバッファとアドレスデコーダは、スタティック型回路
が採用される。

上記プリチャージ信号ＰＣＬ−Ｇは、次の回路により構
成される。

ロウ系の内部タイミング信号Ｒ１，！：Ｒ３は、インバ
ータ回路Ｎ１．Ｎ２を介してナンド（ＮＡＮＤ）ゲート
回路Ｇ１に供給される。このナントゲート回路Ｇ１の出
力信号は、インバータ回路Ｎ３゜Ｎ４を介してＰチャン
ネル型のプリチャージＭＯＳＦＥＴＱ３５のゲートに供
給される。上記インバータ回路Ｎ４の出力信号は、遅延
回路としてのインバータ回路Ｎ５及びＮ６と、カット用
ＭＯ３ＦＥＴＱ３６を介してスイッチＭＯ３ＦＥＴＱ３
７のゲートに供給される。上記カット用ＭＯ３ＦＥＴＱ
３６のゲートには、定常的に電源電圧Ｖｃｃが供給され
る。上記スイッチＭＯ３ＦＥＴＱ３７は、信号ＰＣＬの
信号線とキャパシタＣＢの一方の電極との間に設けられ
る。上記信号線（ＰｃＬ）は、多数のプリチャージＭＯ
ＳＦＥＴＱ３０゜Ｑ３１のゲートが結合されること等に
よって比較的大きな寄生容量（負荷容量）ＣＬを持つよ
うにされる。したがって、上記スイッチＭＯＳ　Ｆ　Ｅ
ＴＱ３７は、上記負荷容量ＣＬをキャパシタＣＢの一方
の電極に結合させる動作を行う。

上記キャパシタＣＢの他方の電極には、特に制限されな
いが、ワード線選択タイミング信号φＸとはソ同様なタ
イミングで発生されるタイミング信号φ×′が縦列形態
のナントゲート回路Ｇ３及びインバータ回路Ｎ８．Ｎ９
及びＮＩＯを介して供給される。ナントゲート回路Ｇ３
の他方の入力端子には、アドレス信号ａ　ｍ　ｘが供給
される。アドレス信号ａ　ｍ　ｘは、上記プリチャージ
回路ＰＣＬが設けられるメモリアレイＭＩＬの選択／非
選択を識別するための実質的な入力信号である非反転の
信号である。キャパシタＣＢの一方の電極と回路の接地
電位点との間には、スイッチＭＯ３ＦＥＴＱ３８が設け
られる。このＭＯ３ＦＥＴＱ３８のゲートには、アドレ
ス信号ａｘｍと、ロウ系の内部タイミング信号Ｒ２を受
けるナントゲート回路Ｇ２の出力信号が供給される。

プリチャージ信号ＰＣＲを形成するタイミング発生回路
ＰＣＲ−Ｇも上記類似の回路により構成される。ただし
、上記非反転のアドレス信号ａｍＸに代え、反転のアド
レス信号丁ｘｍが実質的な入力信号として供給される図
示せず）。

また、信号ＳＨＬ及びＳＨＲを形成するタイミング発生
回路５ＨＬ−Ｇ及びＳ　ＨＲ−Ｇも上記類似の回路によ
り構成される。ただし、これらの信号ＳＨＬとＳＨＲは
、上述のように選択されるメモリアレイ側に設けられる
ものがオン状態を維持し、非選択とされるメモリアレイ
側に設けられるものがオフ状態にされる。したがって、
これらの信号ＳＨＬ、ＳＨＲは、選択されるメモリアレ
イ側に設けられるプリチャージＭＯ３ＦＥＴがオフ状態
とし、非選択とされるメモリアレイ側のプリチャージＭ
Ｏ３ＦＥＴがオン状態とするような上記プリチャージ信
号ＰＣＬ、ＰＣＲとはそれぞれ逆のレベルにされもので
ある。

次に、第２図に示したタイミング図を参照して、この実
施例のタイミング発生回路の動作、及びダイナミック型
ＲＡＭの動作の概略を説明する。

ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化すると、ダイナミック型ＲＡＭは選択状
態にされる。

上記ロウアドレスストローブ信号ＲＡＳのロウレベルへ
の変化に一応じて、ロウ系の内部信号Ｒ１ないしＲ３は
、それぞれ所定の遅延時間を持って順次ロウレベルから
ハイレベルにされる。

信号Ｒ１のハイレベルによって、インバータ回路Ｎ１の
出力信号がロウレベルにされるため、ナントゲート回路
Ｇ１の出力信号はハイレベルにされる。したがって、イ
ンバータ回路Ｎ３とＮ４を介してハイレベルの信号がＰ
チャンネル型のプリチャージＭＯＳＦＥＴＱ３５のゲー
トに供給されることに応じてプリチャージ動作が終了さ
れる。

すなわち、ＭＯ３ＦＥＴＱ３５がオン状態からオフ状態
にされる。

ＭＯ３ＦＥＴＱ３７のゲートには、インバータ回路Ｎ４
とＮ６及びカット用ＭＯ３ＦＥＴＱ３６を介して上記イ
ンバータ回路Ｎ４の出力信号のハイレベルが伝えられる
。したがって、ＭＯ３ＦＥＴＱ３７は、上記ＭＯ３ＦＦ
、ＴＱ３５がオフ状態にされてからオン状態にされる。

これにより、負荷容ＭＣＬとキャパシタＣＢとが並列形
態にされるため、プリチャージ信号ＰＣＬ　（ＰＣＲ）
と信号ＳＨＬ　（ＳＨＲ）は、上記容量ＣＬとＣＢの容
量比に従って中間レベルにされる。このように各信号が
中間レベルにされることによって、メモリアレイのプリ
チャージＭＯ３ＦＥＴＱ３０ないしＱ３３等及び伝送ゲ
ートＭＯ３ＦＥＴＱ３ないしＱ１８等はオフ状態にされ
る。すなわち、相補データ線ＤＬ、ＤＬのプリチャージ
レベルは、Ｖｃｃ−Ｖｔｈ（ＶｔｈはプリチャージＭＯ
３ＦＥＴＱ３０等のしきい値電圧）と比較的高いレベル
にされるため、上記中間レベルによって上記各ＭＯ３Ｆ
ＥＴはオフ状態にされる。

これにより、ロウ系のアドレッシングを直ちに行うこと
ができる。すなわち、ワード線選択タイミング信号φＸ
をロウデコーダの動作に応じて早く発生させてワード線
ＷＬの立ち上がりを早いタイミングで行うことができる
。

このようなワード線の選択動作と並行して、上記各信号
ＰＣＬ、ＰＣＲ及びＳＨＬ、ＳＨＲのレベルの確定動作
が次のようにして行われる。

例えば、メモリアレイＭＩＬ側のメモリセルが非選択に
される場合、非反転のアドレス信号ａｘｍがハイレベル
にされる。したがって、タイミング発生回路ＰＣＬ−Ｇ
のナントゲート回路Ｇ２の出力信号がロウレベルになり
、スイッチＭＯ３ＦＥＴＱ３８をオフ状態にさせる。し
たがって、タイミング信号φＸ゛のハイレベルにより、
キャパシタＣＢの他方の電極が電源電圧Ｖｃｃのような
ハイレベルにされると、負荷容量ＣＬに対して上記取り
込んだ電荷を逆注入することによって、その信号ＰＣＬ
をハイレベルのもとのレベルに復旧させるものである。

このとき、ＭＯ３ＦＥＴＱ３７は、ゲートとチャンネル
間のゲート容量によりセルフブートストランプがかかり
、キャパシタＣＢの電荷の全てを負荷容量ＣＬ側に戻す
ことができる。

上記セルフートストランプ作用により、ＭＯ３ＦＥＴＱ
３７のゲート電圧は、電源電圧以上に高くされるが、こ
のようなゲート電圧の上昇に伴いカット用ＭＯ３ＦＥＴ
Ｑ３６がオフ状態にされるため、昇圧されたゲート電圧
がインバータ回路Ｎ６を介して電源電圧側に抜けてしま
うことが防止される。

これに対して、選択されるメモリアレイＭＩＲ側のタイ
ミング発生回路ＰＣＲ−Ｇにおいては、反転のアドレス
信号ａｘｍＯロウレベルにより、ナントゲート回路Ｇ２
に相当するナントゲート回路の出力信号がハイレベルに
なり、スイッチＭＯ３ＦＥＴＱ３８に相当するＭＯＳ　
Ｆ　ＥＴをオン状態にさせる。これにより、キャパシタ
ＣＬ及びＣＢをロウレベルに引き抜く動作を行う。この
とき、ナントゲート回２８Ｇ３に相当するナントゲート
回路の出力信号は、アドレス信号ａ　ｍ　ｘのロウレベ
ルにより、タイミング信号φＸ゛がハイレベルにされて
もハイレベルを保ので、インバータ回路Ｎ１０の出力は
ロウレベルとされる。したがって、プリチャージ信号Ｐ
ＣＲは上記中間レベルからロウレベルにされる。

また、信号ＳＨＬとＳＨＲは、上記同様な動作により、
上記プリチャージ信号ＰＣＬ、ＰＣＲとは逆に中間レベ
ルから非選択のもの（ＳＨＬ）がロウレベルに、選択の
もの（ＳＨＲ）がハイレベルにそれぞれ変化するもので
ある。

なお、キャパシタＣＢは、チップ非選択期間（プリチャ
ージ期間）において、信号φＸ′のロウレベルと、信号
Ｒ２のロウレベルによってリセットされるものである。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）負荷容量に対して先行する信号を利用してキャパ
シタを並列形態に接続して、その電荷分散を利用して高
速に負荷容量のレベルをそれにより制御されるＭＯＳＦ
ＥＴをオフ状態にさせる中間レベルする。これによって
、ワード線を直ちにハイレベルに立ち上げるとこができ
るから、動作の高速化を図ることができるという効果が
得られる。

（２）ハイレベルに維持させるべき信号は、上記電荷分
散により移動させられた電荷を・逆注入することによっ
てもとのレベルに戻すことにより、低消費電力化を図る
ことができるという効果が得られる。

（３）データ線が分割されることによってそれぞれ構成
された２つのたメモリアレイのうち、メモリアクセスに
より非選択状態にされたメモリアレイの相補データ線に
対してプリチャージ動作を８１読させて行うようにする
ことによって、相補データ線と並行に走るカラム選択線
等のような信号線との容量カップリングに対して、相補
データ線の電位変動をな（すことができるという効果が
得られる。

（４）上記（３）により、カラム選択線を直線的に最短
距離により配置できるから、その浮遊容量及び分布抵抗
が小さくでき、カラム選択動作の高速化を図ることがで
きるという効果が得られる。

（５）相補データ線を分割することによって、その寄生
容量値を小さくでき、メモリセルの微細化と上記（１１
の効果と相俟って大記憶容量化を図ったダイナミック型
ＲＡＭを得ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々庇更可
能であることはいうまでもない。例えば、第１図におい
て、インバータ回路の数やゲート回路の論理構成は、そ
れに用いる信号のレベルに応じて種々の実施形態を採る
ことができるものである。また、相補データ線のプリチ
ャージレベルは、電源電圧Ｖｃｃの１／２とするハーフ
プリチャージ方式を採るものであってもよい。

この場合、キャパシタＣＢの容量値をその信号線の負荷
容量に対して大きな比を持つようにすることによって、
プリチャージＭＯ３ＦＥＴや相補データ線を分割させる
伝送ゲートＭＯ３ＦＥＴをオフ状態にさせる中間レベル
にさせるようにすればよい。なお、この場合には、セン
スアンプの基準電位を形成するためのダミーセルを省略
できるものである。さらに、相補データ線のプリチャー
ジレベルは、上述の電源電圧Ｖｃｃ又は中間電位Ｖｃｃ
／２以外の、所定の電位にされるものであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるグイサミソク型ＲＡ
Ｍに適用した場合について説明したが、そに限定される
ものではなく、例えば上述のように、比較的大きな負荷
容量を持つタイミング発生回路を含む各種半導体集積回
路装置に広く利用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、′負荷容量に対して先行する信号を利用し
てキャパシタを並列形態に接続して、その電荷分散を利
用して高速に負荷容量のレベルをそれにより制御される
ＭＯＳ　Ｆ　ＥＴをオフ状態にさせる中間レベルするこ
とによって、高速動作化を図ることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたタイミング発生回路を
含むダイナミック型ＲＡＭの要部回路図、第２図は、そ
の動作の一例を説明するためのタイミング図である。

Claims (1)

1. 【特許請求の範囲】 １、容量性負荷をプリチャージするプリチャージ回路と
   、上記容量性負荷にプリチャージされた信号をディスチ
   ャージさせるか否かの入力信号に先行する信号によりオ
   ン状態にされるスイッチＭＯＳＦＥＴを介して一方の電
   極が結合され、他方の電極に上記入力信号にほゞ同期し
   たタイミング信号が供給されるキャパシタと、上記キャ
   パシタの一方の電極と回路の接地電位との間に設けられ
   、上記入力信号に受けるＭＯＳＦＥＴとを含むタイミン
   グ発生回路を具備することを特徴とする半導体集積回路
   装置。 ２、上記半導体集積回路装置は、中央で分割された一対
   の相補データ線とワード線との交差点に設けられ、アド
   レス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとから
   なる複数のメモリセルと、上記分割された相補データ線
   に対してそれぞれ伝送ゲートＭＯＳＦＥＴを介して結合
   される共通のセンスアンプと、上記相補データ線を所定
   の電圧にプリチャージするプリチャージ回路とを含むダ
   イナミック型ＲＡＭであり、上記タイミング発生回路は
   、上記伝送ゲートＭＯＳＦＥＴ及びプリチャージ回路を
   構成するＭＯＳＦＥＴの制御信号を形成するものである
   ことを特徴とする特許請求の範囲第１項記載の半導体集
   積回路装置。