JP3495458B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくは、スタティックランダムアクセスメモリ（SRA
M:Static Random Access Memory）に関するものであ
る。

【０００２】

【従来の技術】一般に、ＳＲＡＭには高抵抗負荷型メモ
リセル又はＣＭＯＳ型メモリが用いられている。図１８
に示すように、高抵抗負荷型メモリセル１５０は、Ｎチ
ャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジス
タという）１５１，１５２、トランスファゲート１５
３，１５４、及び高抵抗１５５，１５６により構成され
ている。ＮＭＯＳトランジスタ１５１，１５２のドレイ
ン端子はそれぞれ高抵抗１５５，１５６を介して高電位
側電源Ｖccに接続され、ソース端子は低電位側電源Ｖss
に接続されている。ＮＭＯＳトランジスタ１５１，１５
２のゲート端子は互いに他方のＮＭＯＳトランジスタ１
５１，１５２のドレイン端子に接続されたクロスカップ
ル接続されている。高抵抗１５５とＮＭＯＳトランジス
タ１５１間のノードＮ２１と、高抵抗１５６とＮＭＯＳ
トランジスタ１５２間のノードＮ２２はそれぞれトラン
スファゲート１５３，１５４を介してビット線対BL，バ
ーBLに接続されている。トランスファゲート１５３，１
５４のゲート端子はワード線WLに接続されている。

【０００３】データを記憶させる場合、高抵抗負荷型メ
モリセル１５０が選択されると、先ず、ワード線WLがＬ
レベルからＨレベルに立ち上がる。すると、トランスフ
ァゲート１５３，１５４がオンとなり、ノードＮ２１，
Ｎ２２がそれぞれビット線対BL，バーBLに接続される。
ビット線対BL，バーBLには書き込むデータが転送され、
トランスファゲート１５３，１５４を介して当該メモリ
セル１５０にデータが書き込まれる。

【０００４】例えば書き込むデータに対応してビット線
BLがＨレベル、反転ビット線バーBLがＬレベルとする
と、ノードＮ２１はＨレベル、ノードＮ２２はＬレベル
となる。すると、ＮＭＯＳトランジスタ１５１はオフと
なり、ＮＭＯＳトランジスタ１５２はオンとなる。その
結果、ノードＮ２１の電位は、ＮＭＯＳトランジスタ１
５１のオフ抵抗と高抵抗１５５との分圧抵抗により決定
される電位に落ち着く。一方、ノードＮ２２の電位は、
ＮＭＯＳトランジスタ１５２のオン抵抗と高抵抗１５６
との分圧抵抗により決定される電位に落ち着く。

【０００５】ＮＭＯＳトランジスタ１５２のオン抵抗値
をＲ_ON、ＮＭＯＳトランジスタ１５１のオフ抵抗値をＲ
_OFF 、高抵抗１５５，１５６の抵抗値をＲ_R とすると、
Ｒ_ON＜Ｒ_R ＜Ｒ_OFF となる。その結果、ノードＮ２１の
電位はＮＭＯＳトランジスタ１５２のしきい値よりも高
くなり、ノードＮ２２の電位はＮＭＯＳトランジスタ１
５１のしきい値よりも低くなる。そのため、ワード線WL
がＬレベルとなってスタンバイ状態となっても、ＮＭＯ
Ｓトランジスタ１５１がオフ、ＮＭＯＳトランジスタ１
５２がオンに保持されて、データが記憶される。

【０００６】逆に、書き込むデータによってビット線BL
がＬレベル、反転ビット線バーBLがＨレベルとすると、
ノードＮ２１はＬレベル、ノードＮ２２はＨレベルとな
るので、ＮＭＯＳトランジスタ１５１はオン、ＮＭＯＳ
トランジスタ１５２はオフとなる。その結果、ノードＮ
２１の電位はＮＭＯＳトランジスタ１５１のオン抵抗と
高抵抗１５５との分圧抵抗により決定される電位に、ノ
ードＮ２２の電位はＮＭＯＳトランジスタ１５２のオフ
抵抗と高抵抗１５６との分圧抵抗により決定される電位
に落ち着く。そして、ＮＭＯＳトランジスタ１５１がオ
ン、ＮＭＯＳトランジスタ１５２がオフに保持されてデ
ータが記憶される。

【０００７】データを読み出す場合、データを書き込む
場合と同様に、当該メモリセル１５０が選択され、ワー
ド線WLがＬレベルからＨレベルに立ち上がり、トランス
ファゲート１５３，１５４がオンとなり、ノードＮ２
１，Ｎ２２がそれぞれビット線対BL，バーBLに接続され
る。ビット線対BL，バーBLは、その電位がノードＮ２
１，Ｎ２２の電位に応じて相補的にＬレベル又はＨレベ
ルに変化してデータが読み出される。

【０００８】例えば、記憶されたデータに対応してＮＭ
ＯＳトランジスタ１５１がオフ、ＮＭＯＳトランジスタ
１５２がオンに保持されている場合、ノードＮ２１の電
位はノードＮ２２の電位よりも高くなっている。従っ
て、接続されたビット線BLはＨレベル方向に駆動され、
反転ビット線バーBLはＬレベル方向に駆動されて、当該
メモリセル１５０に記憶されたデータがビット線対BL，
バーBLに伝達され読み出される。

【０００９】逆に、記憶されたデータに対応してＮＭＯ
Ｓトランジスタ１５１がオン、ＮＭＯＳトランジスタ１
５２がオフに保持されている場合、ビット線BLはＬレベ
ル方向に駆動され、反転ビット線バーBLはＨレベル方向
に駆動されて、当該メモリセル１５０に記憶されたデー
タがビット線対BL，バーBLに伝達され読み出される。

【００１０】読み出しが終了すると、ワード線WLはＬレ
ベルとなりトランスファゲート１５３，１５４はオフと
なる。この時、書き込み時と同様に、ノードＮ２１，Ｎ
２２の電位は、それぞれＮＭＯＳトランジスタ１５１，
１５２のオン又はオフ抵抗により決定される電位に保持
される。

【００１１】図１９に示すように、ＣＭＯＳ型メモリセ
ル１６０は、ＰＭＯＳトランジスタ１６１，１６２とＮ
ＭＯＳトランジスタ１６３，１６４とからなる２個のＣ
ＭＯＳインバータ回路の入力端子と出力端子とを互いに
接続したフリップフロップ回路と、トランスファゲート
１６５，１６６により構成されている。そして、書き込
み時には、ビット線対BL，バーBLに伝達されたデータを
トランスファゲート１６５，１６６を介してフリップフ
ロップ回路にラッチさせることによりデータを記憶す
る。逆に、読み出し時には、フリップフロップ回路にラ
ッチされたデータをトランスファゲート１６５，１６６
を介してビット線対BL，バーBLに伝達させることにより
データを読み出す。

【００１２】

【発明が解決しようとする課題】ところで、高抵抗負荷
型メモリセル１５０の高抵抗１５５，１５６は、ポリシ
リコン等により形成され、その面積はＮＭＯＳトランジ
スタ１５１，１５２、トランスファゲート１５３，１５
４に比べて小さくなる。また、高抵抗１５５，１５６
は、ＮＭＯＳトランジスタ１５１，１５２、トランスフ
ァゲート１５３，１５４の上層に形成することができ
る。そのため、高抵抗負荷型メモリセル１５０のメモリ
セル面積は、ＮＭＯＳトランジスタ１５１，１５２とト
ランスファゲート１５３，１５４を形成するのに必要な
面積となる。一方、ＣＭＯＳ型メモリセル１６０は、同
一メモリセル内にＰＭＯＳトランジスタ１６１，１６２
とＮＭＯＳトランジスタ１６３，１６４及びトランスフ
ァゲート１６５，１６６を形成する必要があるととも
に、ＰＭＯＳトランジスタ１６１，１６２とＮＭＯＳト
ランジスタ１６３，１６４及びトランスファゲート１６
５，１６６とを分離するため分離領域が必要となる。そ
のため、高抵抗負荷型メモリセル１５０は、ＣＭＯＳ型
メモリセル１６０に比べてメモリセル面積を小さくする
ことができる。また、高抵抗負荷型メモリセル１５０
は、ＣＭＯＳ型メモリセル１６０に比べて少ない工程数
で形成することができるので、その分製造コストが少な
くなる。

【００１３】しかし、高抵抗負荷型メモリセル１５０
は、スタンバイ時にデータを記憶しておくためにデータ
保持電流（高抵抗１５５，１５６からオンとなったＮＭ
ＯＳトランジスタ１５１，１５２を介して流れる電流）
が必要である。一方、ＣＭＯＳ型メモリセル１６０は、
２個のＣＭＯＳインバータ回路よりなるフリップフロッ
プ回路によりデータを記憶しているので、データ保持電
流は極めて少なくなる。従って、高抵抗負荷型メモリセ
ル１５０は、ＣＭＯＳ型メモリセル１６０に比べてスタ
ンバイ時に消費電流が多くなる。

【００１４】即ち、高抵抗負荷型メモリセル１５０とＣ
ＭＯＳ型メモリセル１６０とを比べた場合、高抵抗負荷
型メモリセル１５０には消費電流が大きいという問題が
あり、ＣＭＯＳメモリセル１６０にはメモリセル面積が
大きく製造コストがかかるという問題がある。

【００１５】また、近年では、省面積化のためにＣＭＯ
Ｓ型メモリセル１６０のＰＭＯＳトランジスタ１６１，
１６２をＴＦＴ（Thin Film Transistor）で形成したも
のが提案されている。ＴＦＴで形成されるＰＭＯＳトラ
ンジスタ１６１，１６２はＮＭＯＳトランジスタ１６
３，１６４，トランスファゲート１６５，１６６の上に
形成することができるため、メモリセル面積を小さくす
ることができる。また、ＣＭＯＳインバータ回路による
フリップフロップ回路によりデータを記憶するので、消
費電流を少なくすることができる。しかしながら、ＴＦ
Ｔを形成するためのプロセスの工程数が一般的なＣＭＯ
Ｓ型メモリセル１６０に比べて増加するするので、製造
コストが増加するという問題がある。

【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、チップ面積を小さく
し、かつ消費電流の増加を抑えることができる半導体記
憶装置を提供することにある。

【００１７】

【００１８】

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】

【課題を解決するための手段】 請求項１に記載の発明
は、クロスカップル接続された２つのトランジスタと、
ワード線ＷＬに接続され前記両トランジスタをビット線
対にそれぞれ接続するトランスファゲートとから構成さ
れたメモリセルを備えたメモリセルアレイと、ビット線
対に接続され、スタンバイ時に該ビット線対をプリチャ
ージするプリチャージ回路と、ワード線に接続され、ア
クティブ時には外部から指定されるロウアドレスに基づ
いて一本のワード線を選択し、スタンバイ時には全ての
ワード線に対して前記トランスファゲートが負荷抵抗と
して動作するスタンバイ電圧を供給するロウデコーダ
と、前記トランスファゲートに供給されるスタンバイ電
圧を生成するスタンバイ電圧生成回路を備えたことを要
旨とする。

【００２４】 請求項２に記載の発明は、請求項１に記
載の半導体記憶装置において、スタンバイ電圧生成回路
は、前記メモリセルの実質的にＨレベルまたはＬレベル
のノードの電位と実質的に同じ電位を生成するモニタセ
ルを備え、そのモニタセルを構成するトランジスタに供
給される電圧が所定の電圧となるようにスタンバイ電圧
を制御するようにしたことを要旨とする。

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【作用】 請求項１に記載の発明によれば、メモリセルア
レイはクロスカップル接続された２つのトランジスタ
と、ワード線ＷＬに接続され両トランジスタをビット線
対にそれぞれ接続するトランスファゲートとから構成さ
れたメモリセルが備えられている。ビット線対にはプリ
チャージ回路が接続され、スタンバイ時にビット線対が
プリチャージされる。ワード線はロウデコーダに接続さ
れ、アクティブ時には外部から指定されるロウアドレス
に基づいて一本のワード線が選択され、スタンバイ時に
は全てのワード線に対してトランスファゲートが負荷抵
抗として動作するスタンバイ電圧が供給される。そし
て、スタンバイ電圧生成回路は、トランスファゲートに
供給されるスタンバイ電圧が生成される。

【００３２】 請求項２に記載の発明によれば、スタン
バイ電圧生成回路には前記メモリセルの実質的にＨレベ
ルまたはＬレベルのノードの電位と実質的に同じ電位を
生成するモニタセルが備えられ、そのモニタセルを構成
するトランジスタに供給される電圧が所定の電圧となる
ようにスタンバイ電圧が制御されて出力される。

【００３３】

【実施例】

（第一実施例）以下、本発明を具体化した第一実施例を
図１〜図１１に従って説明する。

【００３４】図３に示すように、ＳＲＡＭ１には、メモ
リセルアレイ（メモリセルマトリックス）２が設けられ
ている。メモリセルアレイ２は二次元（行方向と列方
向）に配列されたメモリセル３から構成されている。メ
モリセルアレイ２のうち、行方向（図３では横方向）に
配列されたメモリセル３はワード線WLに接続され、列方
向（図３では縦方向）に配列されたメモリセル３はビッ
ト線BLと反転ビット線バーBL間に接続されている。ビッ
ト線BLと反転ビット線バーBLとで１組のビット線対BL，
バーBLを構成している。

【００３５】各ワード線WLはロウ（行）デコーダ４に接
続されている。ロウデコーダ４にはロウアドレスバッフ
ァ５が接続されている。ロウデコーダ４にはチップイネ
ーブル信号バーCEが入力されている。チップイネーブル
信号バーCEはＳＲＡＭ１の状態を切り換えるための信号
である。ＳＲＡＭ１は、チップイネーブル信号バーCEが
Ｌレベルのときに入力データＤinの書き込み動作と出力
データＤout の読み出し動作が可能な状態（アクティ
ブ）となり、チップイネーブル信号バーCEがＨレベルの
ときにデータを保持する待機状態（スタンバイ）とな
る。

【００３６】アクティブのときに外部からロウアドレス
RAが指定されると、そのロウアドレスRAはロウアドレス
バッファ５からロウデコーダ４へ与えられる。ロウデコ
ーダ４は、アクティブの時に与えられたロウアドレスRA
に対応する一本のワード線WLを選択する。

【００３７】また、ロウデコーダ４には昇圧電圧Ｖ_PP及
びスタンバイ電圧Ｖ_STが供給されている。昇圧電圧Ｖ_PP
は高電位側電源Ｖccより高い電圧であって、昇圧回路６
により生成され供給されている。スタンバイ電圧Ｖ_STは
高電位側電源Ｖccと低電位側電源Ｖssとの間の所定の電
圧であって、スタンバイ電圧生成回路７によって所定の
電圧に制御され供給されている。ロウデコーダ４は、ア
クティブ時に選択したワード線WLに対して入力した昇圧
電圧Ｖ_PPを供給する。一方、スタンバイのとき、ロウデ
コーダ４は、全てのワード線WLに対してスタンバイ電圧
Ｖ_STを供給するようになっている。

【００３８】各ビット線対BL，バーBLは、各カラムスイ
ッチ８を介してデータバス線対DB，バーDBに接続されて
いる。各カラムスイッチ８は一対のＮＭＯＳトランジス
タにより構成されている。その一対のＮＭＯＳトランジ
スタのゲート端子は互いに接続されるとともに、カラム
（列）デコーダ９に接続されている。外部からカラムア
ドレスCAが指定されると、そのカラムアドレスCAはカラ
ムアドレスバッファ１０からカラムデコーダ９へ与えら
れる。カラムデコーダ９によって、そのカラムアドレス
CAに対応するカラムスイッチ８にＨレベルの活性化信号
YSを送出する。すると、カラムスイッチ８は、活性化信
号YSによりオンとなる。そのオンとなったカラムスイッ
チ８を介してビット線対BL，バーBLとデータバス線対D
B，バーDBとが接続されて、カラムアドレスCAに対応す
る１組のビット線対BL，バーBLが選択される。

【００３９】また、各ビット線対BL，バーBLは、各プリ
チャージ回路１１を介して高電位側電源Ｖccに接続され
ている。各プリチャージ回路１１は、一対のＮＭＯＳト
ランジスタにより構成されている。その一対のＮＭＯＳ
トランジスタのゲート端子は互いに接続されるととも
に、チップイネーブル信号バーCEが入力されている。従
って、アクティブの時には各プリチャージ回路１１はオ
フとなって各ビット線対BL，バーBLは高電位側電源Ｖcc
と切り離され、スタンバイのときには各プリチャージ回
路１１はオンとなって各ビット線対BL，バーBLは高電位
側電源Ｖccと接続される。その結果、ＳＲＡＭ１がスタ
ンバイになると、各ビット線対BL，バーBLはＨレベルと
なるプリチャージが行われる。

【００４０】データバス線対DB，バーDBは入出力回路１
２に接続されている。入出力回路１２は、ライトイネー
ブル信号バーWEとチップイネーブル信号バーCEを入力し
ている。ライトイネーブル信号バーWEはアクティブのと
きにデータの読み出し動作と書き込み動作とを切り換え
るための信号である。ＳＲＡＭ１は、ライトイネーブル
信号バーWEがＬレベルのときに入力した入力データＤin
を記憶する書き込み動作を行い、ライトイネーブル信号
バーWEがＨレベルのときに出力データＤout を出力する
読み出し動作を行うようになっている。

【００４１】外部からの入力データＤinは入出力回路１
２に入力される。入出力回路１２は、アクティブであっ
て書き込み動作の時に入力データＤinに応じてデータバ
ス線対DB，バーDBのレベルを相補的に変化させる。その
データバス線対DB，バーDBのレベルの変化は、カラムス
イッチ８を介して選択されたビット線対BL，バーBLに伝
達される。その結果、入力データＤinは選択されたワー
ド線WLとレベルが変化したビット線対BL，バーBLとの交
点のメモリセル３に対して書き込まれる。

【００４２】一方、ビット線対BL，バーBLのレベルは、
所定のメモリセル３に記憶されたデータにより相補的に
変化する。そのビット線対BL，バーBLのレベルの変化
は、活性化信号YSによりオンとなったカラムスイッチ８
を介してデータバス線対DB，バーDBに伝達される。そし
て、入出力回路１２は、アクティブであって読み出し動
作の時に、データバス線対DB，バーDBのレベルの変化に
応じた出力データＤoutを外部へ出力する。

【００４３】図１に示すように、メモリセル３は、ＮＭ
ＯＳトランジスタ２１，２２及びトランスファゲート２
３，２４により構成されている。ＮＭＯＳトランジスタ
２１，２２のゲート端子は、互いに他のＮＭＯＳトラン
ジスタ２１，２２のドレイン端子に接続されたクロスカ
ップル接続となっている。ＮＭＯＳトランジスタ２１，
２２のソース端子は低電位側電源Ｖssに接続されてい
る。また、ＮＭＯＳトランジスタ２１，２２のドレイン
端子は、それぞれトランスファゲート２３，２４を介し
てビット線対BL，バーBLに接続されている。トランスフ
ァゲート２３，２４のゲート端子はワード線WLに接続さ
れている。

【００４４】チップイネーブル信号バーCEがＬレベルで
あってアクティブの時、選択されたワード線WLにはロウ
デコーダ４を介して昇圧電圧Ｖ_PPが供給されている。そ
の昇圧電圧Ｖ_PPはトランスファゲート２３，２４のゲー
ト端子に入力され、トランスファゲート２３，２４はオ
ンとなる。そして、ビット線対BL，バーBLは、書き込み
動作のときに入力データＤinに応じたレベルに相補的に
変化している。例えば、入力データＤinに応じてビット
線BLがＬレベル、反転ビット線バーBLがＨレベルとする
と、ノードＮ１はＬレベルとなり、ノードＮ２はＨレベ
ルとなる。すると、ＮＭＯＳトランジスタ２１はそのゲ
ート端子がＨレベルとなってオンとなり、ＮＭＯＳトラ
ンジスタ２２はそのゲート端子がＬレベルとなってオフ
となる。その結果、入力データＤinはメモリセル３に書
き込まれる。

【００４５】次に、チップイネーブル信号バーCEがＨレ
ベルとなってスタンバイになると、全てのワード線WLに
はスタンバイ電圧Ｖ_STが供給される。そのスタンバイ電
圧Ｖ _STはトランスファゲート２３，２４のゲート端子に
入力される。スタンバイ電圧Ｖ_STは高電位側電源Ｖccと
低電位側電源Ｖss間の所定の電圧に制御されている。従
って、トランスファゲート２３，２４は、スタンバイ電
圧Ｖ_STに応じたオン抵抗となる。その結果、トランスフ
ァゲート２３，２４は、図２に示すように、負荷抵抗と
しての高抵抗２５，２６として動作するようになる。

【００４６】このとき、ビット線対BL，バーBLはプリチ
ャージ回路１１によってＨレベル（高電位側電源Ｖcc）
にプリチャージされている。従って、ノードＮ１，Ｎ２
は、高抵抗２５，２６を介してそれぞれ高電位側電源Ｖ
ccに接続されるのと等価となる。そして、図２に示すメ
モリセル３は、従来の高抵抗負荷型メモリセル１５０に
おいて、トランスファゲート１５３，１５４がオフ、即
ちスタンバイの時と同様の構成及び接続となる。

【００４７】ところで、スタンバイの時、前記した従来
の高抵抗負荷型メモリセル１５０のノードＮ２１，Ｎ２
２は、高抵抗１５５，１５６とＮＭＯＳトランジスタ１
５１，１５２のオン抵抗（オフ抵抗）との分圧抵抗によ
って決定される電位にそれぞれ落ち着く。そのノードＮ
２１，Ｎ２２の電位によりＮＭＯＳトランジスタ１５
１，１５２がオン又はオフに保持されて、メモリセル１
５０に書き込まれたデータが保持される。

【００４８】従って、本実施例のメモリセル３において
も同様に、ノードＮ１，Ｎ２の電位は、トランスファゲ
ート２３，２４よりなる高抵抗２５，２６と、ＮＭＯＳ
トランジスタ２１，２２のオン抵抗（オフ抵抗）との分
圧抵抗により決定される電位にそれぞれ落ち着く。そし
て、ノードＮ１，Ｎ２の電位によりＮＭＯＳトランジス
タ２１，２２がオン又はオフに保持されて、当該メモリ
セル３に書き込まれたデータが保持される。

【００４９】アクティブとなってデータを読み出す場
合、データを書き込む場合と同様に、選択されたワード
線WLにはロウデコーダ４を介して昇圧電圧Ｖ_PPが供給さ
れ、トランスファゲート２３，２４はオンとなる。ノー
ドＮ１，Ｎ２はオンとなったトランスファゲート２３，
２４を介してビット線対BL，バーBLにそれぞれ接続され
る。そして、ビット線対BL，バーBLの電位は、ノードＮ
１，Ｎ２の電位に応じて相補的に変化してデータが読み
出される。

【００５０】次に、メモリセル３に供給される昇圧電圧
Ｖ_PP、スタンバイ電圧Ｖ_STの供給方法、生成に付いて詳
述する。先ず、各電圧Ｖ_PP，Ｖ_STの供給について詳述す
る。図５は、ロウデコーダ４の一部回路図であって、１
本のワード線WLを選択するためのワード線デコーダ４ａ
である。即ち、ワード線デコーダ４ａは各ワード線WLに
対応して設けられている。

【００５１】ワード線デコーダ４ａは、ナンド回路３
１、インバータ回路３２、ノア回路３３、及びＮＭＯＳ
トランジスタ３４〜３７により構成されている。ナンド
回路３１は複数の入力端子を有しており、各入力端子に
はロウアドレスRAが入力されている。ナンド回路３１の
出力端子は、インバータ回路３２の入力端子に接続され
ている。インバータ回路３２の出力端子はＮＭＯＳトラ
ンジスタ３４のソース端子に接続され、ＮＭＯＳトラン
ジスタ３４のドレイン端子はＮＭＯＳトランジスタ３５
のゲート端子に接続されている。ＮＭＯＳトランジスタ
３４のゲート端子は高電位側電源Ｖccに接続されてい
る。ＮＭＯＳトランジスタ３５のソース端子には昇圧電
圧Ｖ_PPの配線に接続され、ドレイン端子はワード線WLに
接続されている。

【００５２】また、インバータ回路３２の出力端子は、
ノア回路３３の一方の入力端子に接続され、ノア回路３
３の他方の入力端子にはチップイネーブル信号バーCEが
入力されている。ノア回路３３の出力端子はＮＭＯＳト
ランジスタ３６のゲート端子に接続されている。ＮＭＯ
Ｓトランジスタ３６のソース端子は低電位側電源Ｖssに
接続され、ドレイン端子はワード線WLに接続されてい
る。

【００５３】また、チップイネーブル信号バーCEはＮＭ
ＯＳトランジスタ３７のゲート端子に入力されている。
ＮＭＯＳトランジスタ３７のソース端子にはスタンバイ
電圧Ｖ_STの配線に接続され、ドレイン端子はワード線WL
に接続されている。

【００５４】ワード線デコーダ４ａは、ロウアドレスRA
とチップイネーブル信号バーCEとに基づいて、ＮＭＯＳ
トランジスタ３５〜３７のうちの１つをオンに制御す
る。そして、ワード線WLには、オンに制御されたＮＭＯ
Ｓトランジスタ３５〜３７を介して昇圧電圧Ｖ_PP、低電
位側電源Ｖss、又はスタンバイ電圧Ｖ_STが供給されるよ
うになっている。

【００５５】ロウアドレスRAは、スタンバイ時にはロウ
アドレスバッファ５によって全てＬレベルとなるので、
ナンド回路３１はＨレベルの信号を出力する。そのＨレ
ベルの信号はインバータ回路３２及びＮＭＯＳトランジ
スタ３４を介してＮＭＯＳトランジスタ３５のゲート端
子に入力される。従って、ＮＭＯＳトランジスタ３５は
スタンバイ時にオフとなる。

【００５６】また、ロウアドレスRAはアクティブ時に当
該ワード線WLが選択されるアドレス、又はワード線WLが
選択されないアドレス（他のワード線デコーダ４ａのワ
ード線WLが選択される）となる。以下、当該ワード線WL
が選択されるアドレスを選択アドレスといい、ワード線
WLが選択されないアドレスを非選択アドレスという。ナ
ンド回路３１は、ロウアドレスRAが選択アドレスの場合
にはＬレベルの信号を出力し、ロウアドレスRAが非選択
アドレスの場合にはＨレベルの信号を出力するようにな
っている。そのナンド回路３１から出力される信号はイ
ンバータ回路３２及びＮＭＯＳトランジスタ３４を介し
てＮＭＯＳトランジスタ３５のゲート端子に入力され
る。従って、ＮＭＯＳトランジスタ３５は、ロウアドレ
スRAが選択アドレスの場合にはオンとなり、ロウアドレ
スRAが非選択アドレスの場合にはオフとなる。そして、
オンとなったＮＭＯＳトランジスタ３５を介してワード
線WLには昇圧電圧Ｖ_PPが供給される。

【００５７】また、ナンド回路３１の出力は、インバー
タ回路３２を介してノア回路３３に入力される。ノア回
路３３にはチップイネーブル信号バーCEが入力されてい
る。従って、ノア回路３３はチップイネーブル信号バー
CEがＨレベル（スタンバイ）の時にはＬレベルの信号を
出力し、チップイネーブル信号バーCEがＬレベルのとき
には、インバータ回路３２を介して入力したナンド回路
３１の出力を反転させた信号を出力する。

【００５８】上記したように、ナンド回路３１はロウア
ドレスRAが選択アドレスの場合にはＨレベル、ロウアド
レスRAが非選択アドレスの場合にはＬレベルの信号を出
力する。従って、スタンバイ時には、ノア回路３３は常
にＬレベルの信号を出力する。一方、アクティブ時に
は、ノア回路３３はロウアドレスRAが選択アドレスの時
にＬレベルの信号を出力し、ロウアドレスRAが非選択ア
ドレスの時にＨレベルの信号を出力する。

【００５９】ＮＭＯＳトランジスタ３６はそのゲート端
子にノア回路３３からの信号を入力し、その信号がＨレ
ベルの時にオンとなり、信号がＬレベルの時にオフとな
る。従って、ＮＭＯＳトランジスタ３６は、アクティブ
であってロウアドレスRAが非選択アドレスの場合にのみ
オンとなり、ワード線WLは低電位側電源Ｖssに接続され
てＬレベルとなる。

【００６０】また、チップイネーブル信号バーCEはＮＭ
ＯＳトランジスタ３７のゲート端子に直接入力される。
従って、ＮＭＯＳトランジスタ３７は、アクティブのと
きにオフとなり、スタンバイのときにオンとなる。

【００６１】即ち、アクティブの時、ワード線WLにはロ
ウアドレスRAが選択アドレスのときに昇圧電圧Ｖ_PPが供
給され、ロウアドレスRAが非選択アドレスのときには低
電位側電源Ｖss（Ｌレベル）となる。一方、スタンバイ
の時、ワード線WLにはスタンバイ電圧Ｖ_STが供給され
る。

【００６２】次に、昇圧電圧Ｖ_PPを生成するための昇圧
回路６について説明する。昇圧回路６は、高電位側電源
Ｖccよりも正の方向に高い電圧を生成するための回路で
あって、例えばブートストラップ回路により構成されて
いる。昇圧回路６は、メモリセル３を構成するトランス
ファゲート２３，２４のしきい値電圧による電圧降下
や、読み出し動作等の速度の低下を防ぐために設けられ
ている。

【００６３】次に、スタンバイ電圧Ｖ_STを生成するため
のスタンバイ電圧生成回路７について詳述する。図４に
示すように、スタンバイ電圧生成回路７は、モニタセル
制御回路４１とモニタセル４２とからなるモニタ電圧生
成部４３、リファレンス電圧生成部４４、差動アンプ４
５、ＰＭＯＳトランジスタ４６、及び抵抗４７により構
成されている。

【００６４】モニタ制御回路４１には、チップイネーブ
ル信号バーCEとスタンバイ電圧Ｖ_STとが入力されてい
る。モニタ制御回路４１には、疑似ビット線対MBL,バー
MBL 及び疑似ビット線対MBL,バーMBL を介してモニタセ
ル４２が接続されている。モニタ制御回路４１は、スタ
ンバイ時にモニタセル４２を駆動制御し、モニタセル４
２は、その駆動制御に基づいてモニタ電圧Ｖ_mon を生成
し出力する。即ち、モニタ電圧生成部４３は、チップイ
ネーブル信号バーCEとスタンバイ電圧Ｖ_STとに基づいて
モニタ電圧Ｖ_mon を生成する。そのモニタ電圧Ｖ_mon は
差動アンプ４５へ出力される。

【００６５】リファレンス電圧生成部４４は、予め設定
されたリファレンス電圧Ｖref を生成し、差動アンプ４
５へ出力するようになっている。差動アンプ４５は、モ
ニタ電圧Ｖ_mon とリファレンス電圧Ｖref とを入力す
る。そして、差動アンプ４５は、両電圧Ｖ_mon ，Ｖref
を比較し、その比較結果に基づいた信号を出力するよう
になっている。ＰＭＯＳトランジスタ４６と抵抗４７
は、高電位側電源Ｖccと低電位側電源Ｖssとの間に直列
に接続され、ＰＭＯＳトランジスタ４６のゲート端子は
差動アンプ４５の出力端子に接続されている。ＰＭＯＳ
トランジスタ４６は、差動アンプ４５から出力される信
号、即ちモニタ電圧Ｖ_mon とリファレンス電圧Ｖref と
の比較結果に基づいてオンオフされる。そして、ＰＭＯ
Ｓトランジスタ４６と抵抗４７との間の接続点であるノ
ードＮ５からスタンバイ電圧Ｖ_STを出力するようになっ
ている。モニタセル制御回路４１はスタンバイ電圧Ｖ_ST
を入力し、そのスタンバイ電圧Ｖ_STに基づいてモニタセ
ル４２を駆動制御してモニタ電圧Ｖ_mon を生成する。従
って、スタンバイ電圧Ｖ_STは、モニタセル制御回路４
１、モニタセル４２、差動アンプ４５、ＰＭＯＳトラン
ジスタ４６によってフィードバック制御されるようにな
っている。

【００６６】図７に示すように、モニタセル制御回路４
１は、インバータ回路５１〜５３、第１の遅延回路５
４、第２の遅延回路５５、及びＮＭＯＳトランジスタ５
６，５７により構成されている。インバータ回路５１の
入力端子にはチップイネーブル信号バーCEが入力され、
出力端子はＮＭＯＳトランジスタ５６を介して疑似ワー
ド線MWL に接続されている。また、インバータ５１の出
力端子には第１，第２の遅延回路５４，５５が接続され
ている。第１の遅延回路５４は直列に接続された２個の
インバータ回路５８，５９により構成されている。第１
の遅延回路５４にはインバータ回路５１を介してチップ
イネーブル信号バーCEが入力されている。第１の遅延回
路５４は、入力した信号を２個のインバータ回路５８，
５９により決定される遅延時間だけ遅らせて出力するよ
うになっている。このインバータ回路５８，５９により
決定される遅延時間を第１の遅延時間という。そして、
第１の遅延回路５４は、インバータ回路５１を介してチ
ップイネーブル信号バーCEを入力する。従って、第１の
遅延回路５４は、チップイネーブル信号バーCEがＬレベ
ルからＨレベルに立ち上がると、第１の遅延時間だけ遅
れてＬレベルの信号をＮＭＯＳトランジスタ５６のゲー
ト端子に出力する。逆に、チップイネーブル信号バーCE
がＨレベルからＬレベルに立ち下がると、第１の遅延回
路５４は、第１の遅延時間だけ遅れてＨレベルの信号を
ＮＭＯＳトランジスタ５６のゲート端子に出力する。

【００６７】ＮＭＯＳトランジスタ５６は、そのゲート
端子にＨレベルの信号を入力するとオンとなり、Ｌレベ
ルの信号を入力するとオフとなる。すると、オンとなっ
たＮＭＯＳトランジスタ５６を介してインバータ回路５
１により反転されたチップイネーブル信号バーCEが疑似
ワード線MWL に伝達される。

【００６８】第２の遅延回路５５は、直列に接続された
４個のインバータ回路６０〜６３及びノア回路６４によ
り構成されている。ノア回路６４の一方の入力端子には
インバータ回路５１により反転されたチップイネーブル
信号バーCEがインバータ回路６０〜６３を介して入力さ
れ、他方の入力端子にはインバータ回路５１により反転
されたチップイネーブル信号バーCEが直接入力される。
ノア回路６４の出力端子は、ＮＭＯＳトランジスタ５７
のゲート端子に接続されている。ＮＭＯＳトランジスタ
５７のドレイン端子は疑似ワード線MWL に接続され、ソ
ース端子にはスタンバイ電圧Ｖ_STが供給されている。

【００６９】第２の遅延回路５５は、入力した信号がＬ
レベルからＨレベルに立ち上がると直ちにＬレベルの信
号を出力し、入力した信号がＨレベルからＬレベルに立
ち下がるとインバータ回路６０〜６３により決定される
遅延時間だけ遅らせてＬレベルからＨレベルに立ち上が
る信号を出力する。このインバータ回路６０〜６３によ
り決定される遅延時間を第２の遅延時間という。そし
て、第２の遅延回路５５は、インバータ回路５１を介し
てチップイネーブル信号バーCEを入力する。従って、第
２の遅延回路５５は、チップイネーブル信号バーCEがＬ
レベルからＨレベルに立ち上がると第２の遅延時間だけ
遅れてＨレベルの信号をＮＭＯＳトランジスタ５７のゲ
ート端子に出力する。逆に、チップイネーブル信号バー
CEがＨレベルからＬレベルに立ち下がると、第２の遅延
回路５５は、直ちにＬレベルの信号をＮＭＯＳトランジ
スタ５７のゲート端子に出力する。

【００７０】ＮＭＯＳトランジスタ５７は、そのゲート
端子にＨレベルの信号を入力するとオンとなり、Ｌレベ
ルの信号を入力するとオフとなる。すると、オンとなっ
たＮＭＯＳトランジスタ５７を介してスタンバイ電圧Ｖ
_STが疑似ワード線MWL に伝達される。

【００７１】尚、第１の遅延回路５４は、その第１の遅
延時間がチップイネーブル信号バーCEがＨレベルとなっ
た後にＨレベルであって疑似ワード線MWL が確実にＬレ
ベルとなるように設定されている。第２の遅延回路５５
は、その第２の遅延時間が第１の遅延回路５４の第１の
遅延時間よりも長くなるように設定されている。即ち、
チップイネーブル信号バーCEがＨレベルに立ち上がって
ＮＭＯＳトランジスタ５６がオフとなった後にＮＭＯＳ
トランジスタ５７がオンとなるように設定されている。
従って、チップイネーブル信号バーCEがＬレベルからＨ
レベルに立ち上がってスタンバイ状態になると、ＮＭＯ
Ｓトランジスタ５６は疑似ワード線MWLが確実にＬレベ
ルとなった後にオフとなる。次に、ＮＭＯＳトランジス
タ５７がオンとなって、疑似ワード線MWL にはスタンバ
イ電圧Ｖ_STが供給される。そして、チップイネーブル信
号バーCEがＨレベルからＬレベルに立ち下がると、直ち
にＮＭＯＳトランジスタ５７がオフとなって疑似ワード
線MWL へのスタンバイ電圧Ｖ_STの供給が停止される。

【００７２】疑似ビット線MBL にはインバータ回路５
２，５３を介してチップイネーブル信号バーCEが供給さ
れ、疑似ビット線バーMBL は高電位側電源Ｖccに接続さ
れている。従って、チップイネーブル信号バーCEがＬレ
ベルからＨレベルに立ち上がってスタンバイ状態になる
と、疑似ビット線バーMBL はＨレベルとなる。そして、
チップイネーブル信号バーCEがＨレベルからＬレベルに
立ち下がってアクティブ状態になると、疑似ビット線バ
ーMBL はＬレベルとなる。尚、疑似ビット線MBLは常に
Ｈレベルとなっている。

【００７３】図６に示すように、モニタセル４２は、メ
モリセル３と同様に、ＮＭＯＳトランジスタ７１，７２
及びトランスファゲート７３，７４により構成されてい
る。ＮＭＯＳトランジスタ７１，７２は、メモリセル３
を構成するＮＭＯＳトランジスタ２１，２２と同じ形状
に形成されている。従って、両セル３，４２を構成する
ＮＭＯＳトランジスタ２１，２２，７１，７２は電気的
特性が同じとなっている。

【００７４】トランスファゲート７３，７４は、メモリ
セル３を構成するトランスファゲート２３，２４と同じ
形状に形成されている。従って、両セル３，４２を構成
するトランスファゲート２３，２４，７３，７４は電気
的特性が同じとなっている。

【００７５】モニタセル４２を構成するＮＭＯＳトラン
ジスタ７１，７２のゲート端子は、互いに他のＮＭＯＳ
トランジスタ７１，７２のドレイン端子に接続されてい
る。また、ＮＭＯＳトランジスタ７１，７２のドレイン
端子は、トランスファゲート７３，７４を介してそれぞ
れ疑似ビット線対MBL,バーMBL に接続されている。ＮＭ
ＯＳトランジスタ７１，７２のソース端子は低電位側電
源Ｖssに接続されている。トランスファゲート７３，７
４のゲート端子は疑似ワード線MWL に接続されている。
そして、トランスファゲート７４とＮＭＯＳトランジス
タ７２との間のノードＮ４からモニタ電圧Ｖmon を生成
し出力するようになっている。

【００７６】図８に示すように、リファレンス電圧生成
部４４は、抵抗７５とＮＭＯＳトランジスタ７６とから
構成されている。ＮＭＯＳトランジスタ７６はモニタセ
ル４２を構成するＮＭＯＳトランジスタ７１，７２とし
きい値電圧等の電気的特性が同じとなるように形成され
ている。また、モニタセル４２を構成するＮＭＯＳトラ
ンジスタ７１，７２は、メモリセル３を構成するＮＭＯ
Ｓトランジスタ２１，２２と同じ形状に形成され、電気
的特性が同じとなっている。従って、リファレンス電圧
生成部４４のＮＭＯＳトランジスタ７６は、メモリセル
３を構成するＮＭＯＳトランジスタ２１，２２と同じ電
気的特性となる。これらのＮＭＯＳトランジスタ２１，
２２，７１，７２，７６のしきい値電圧をＶthとする。

【００７７】ＮＭＯＳトランジスタ７６はドレイン端子
とゲート端子が互いに接続されている。また、ＮＭＯＳ
トランジスタ７６のドレイン端子は抵抗７５を介して高
電位側電源Ｖccに接続され、ソース端子は低電位側電源
Ｖssに接続されている。従って、ＮＭＯＳトランジスタ
７６は、高電位側電源Ｖccが供給されるとオンとなり、
そのＮＭＯＳトランジスタ７６のゲート端子の電圧、即
ちドレイン端子の電圧は、抵抗７５の抵抗値が十分に大
きいときにしきい値電圧Ｖthと同じ電圧になる。従っ
て、抵抗７５の抵抗値を調節することにより、ＮＭＯＳ
トランジスタ７６のドレイン端子の電圧をＶth＋αに設
定することができる。このαは、スタンバイ時にメモリ
セル３を構成するＮＭＯＳトランジスタ２１，２２がオ
ンに保たれるのに充分な電圧として設定され、本実施例
ではわずかな電圧となっている。従って、ＮＭＯＳトラ
ンジスタ７６のソース端子の電位は、しきい値電圧Ｖth
よりわずかに高い電圧となる。そして、このＮＭＯＳト
ランジスタ７６のドレイン端子の電位（＝Ｖth＋α）が
リファレンス電圧Ｖref として出力される。

【００７８】図４に示すように、差動アンプ４５は、そ
のプラス入力端子にリファレンス電圧生成部４４から出
力されるリファレンス電圧Ｖref を入力し、マイナス側
入力端子にモニタセル４２から出力されるモニタ電圧Ｖ
mon を入力し、モニタ電圧Ｖmon とリファレンス電圧Ｖ
ref とを比較する。そして、差動アンプ４５は、モニタ
電圧Ｖmon がリファレンス電圧Ｖref より高い場合にＨ
レベルの信号を、モニタ電圧Ｖmon がリファレンス電圧
Ｖref よりも低い場合にはＬレベルの信号をＰＭＯＳト
ランジスタ４６のゲート端子へ出力する。

【００７９】ＰＭＯＳトランジスタ４６は、そのゲート
端子にＬレベルの信号を入力するとオンとなり、ＰＭＯ
Ｓトランジスタ４６と抵抗４７との間のノードＮ５から
スタンバイ電圧Ｖ_STが出力される。このスタンバイ電圧
Ｖ_STは、モニタセル制御回路４１に供給される。そし
て、スタンバイ電圧Ｖ_STは、モニタセル制御回路４１に
よってスタンバイの時に疑似ワード線MWL を介してモニ
タセル４２を構成するトランスファゲート７３，７４の
ゲート端子に入力される。

【００８０】例えば、モニタ電圧Ｖmon がリファレンス
電圧Ｖref よりも高くなると、差動アンプ４５はＨレベ
ルの信号を出力し、そのＨレベルの信号によってＰＭＯ
Ｓトランジスタ４６はオフとなる。その結果、スタンバ
イ電圧Ｖ_STは降下する。逆に、モニタ電圧Ｖmon がリフ
ァレンス電圧Ｖref よりも低くなると、差動アンプ４５
はＬレベルの信号を出力し、そのＬレベルの信号によっ
てＰＭＯＳトランジスタ４６はオンとなる。その結果、
スタンバイ電圧Ｖ_STは上昇する。

【００８１】上述したように、スタンバイ電圧Ｖ_STは、
スタンバイの時にモニタセル制御回路４１によって疑似
ワード線MWL を介してモニタセル４２を構成するトラン
スファゲート７３，７４のゲート端子に供給される。ト
ランスファゲート７３，７４は、供給されるスタンバイ
電圧Ｖ_STに応じたオン抵抗となる。そして、トランスフ
ァゲート７４とＮＭＯＳトランジスタ７２との間のノー
ドＮ４の電位がモニタ電圧Ｖmon として出力される。従
って、スタンバイ電圧Ｖ_STは、モニタ電圧Ｖmon がリフ
ァレンス電圧生成部４４によって生成されるリファレン
ス電圧Ｖref と同じ電圧となるように制御される。

【００８２】ところで、アクティブの時に、疑似ビット
線MBL にはチップイネーブル信号バーCE（Ｌレベル）が
供給され、疑似ビット線バーMBL には高電位側電源Ｖcc
が供給されている。従って、ノードＮ３はＬレベル、ノ
ードＮ４はＨレベルとなっている。すると、ＮＭＯＳト
ランジスタ７１はオン、ＮＭＯＳトランジスタ７２はオ
フとなる。

【００８３】次に、スタンバイになると、トランスファ
ゲート７３，７４は供給されたスタンバイ電圧Ｖ_STに応
じたオン抵抗となる。従って、ノードＮ３の電位は、ト
ランスファゲート７３のオン抵抗とＮＭＯＳトランジス
タ７１のオン抵抗との分圧抵抗によって決定される電位
に落ち着く、また、ノードＮ４の電位は、トランスファ
ゲート７４のオン抵抗とＮＭＯＳトランジスタ７２のオ
フ抵抗との分圧抵抗によって決定される電位に落ち着
く。このとき、ノードＮ４の電位はＮＭＯＳトランジス
タ７１，７２のしきい値電圧よりもわずかに高い電位と
なる。そして、ＮＭＯＳトランジスタ７１はノードＮ４
の電位によってオンに保たれ、ノードＮ３はＬレベルに
保たれ、ＮＭＯＳトランジスタ７２はノードＮ３の電位
によってオフに保たれる。そして、モニタ電圧生成部４
３は、ノードＮ４の電位をモニタ電圧Ｖmon として出力
する。

【００８４】そして、モニタセル４２のノードＮ４の電
位は、入力データＤinに応じてビット線対BL，バーBLが
それぞれＬレベル，ＨレベルのときにはノードＮ２と同
じとなり、逆にビット線対BL，バーBLがそれぞれＨレベ
ル，ＬレベルのときにはノードＮ１と同じとなる。即
ち、モニタセル４２はメモリセル３にデータが書き込ま
れたのと同じ状態となっている。そして、スタンバイに
なると、メモリセル３を構成するトランスファゲート２
３，２４と同様に、モニタセル４２を構成するトランス
ファゲート７３，７４はスタンバイ電圧Ｖ_STに応じたオ
ン抵抗となる。従って、ノードＮ４から出力されるモニ
タ電圧Ｖmon は、メモリセル３のノードＮ２の電位と同
じとなる。即ち、モニタセルのノードＮ４の電位によ
り、メモリセル３のノードＮ１，Ｎ２の電位を検出して
いることになる。

【００８５】そして、スタンバイ電圧Ｖ_STはメモリセル
３のノードＮ２の電位がリファレンス電圧生成部４４に
より生成されるリファレンス電圧Ｖref と同じ電位なる
ように制御される。そして、リファレンス電圧Ｖref
は、ＮＭＯＳトランジスタ７６のしきい値電圧Ｖth＋
α、即ちメモリセル３を構成するＮＭＯＳトランジスタ
２３，２４のしきい値電圧Ｖth＋αとなっている。従っ
て、リファレンス電圧Ｖref はメモリセル３を構成する
ＮＭＯＳトランジスタ２１，２２のしきい値電圧Ｖthよ
りわずかに高い電圧となる。そして、ノードＮ１，Ｎ２
の電位はオンとなったＮＭＯＳトランジスタ２１，２２
のしきい値電圧Ｖthよりわずかに高い電圧となるので、
そのオンとなったＮＭＯＳトランジスタ２１，２２に流
れる電流は最小となる。即ち、スタンバイ時にメモリセ
ル３に流れるデータ保持電流が最小となる。

【００８６】次に、上記のように構成されたＳＲＡＭ１
の作用を説明する。データを書き込む場合、図１０に示
すように、外部から指定されたロウアドレスRAはロウア
ドレスバッファ５を介してロウデコーダ４へ、カラムア
ドレスCAはカラムアドレスバッファ１０を介してカラム
デコーダ９へそれぞれ選択アドレスとして与えられる。
チップイネーブル信号バーCEがＬレベルに立ち下がる
と、選択アドレスに対応したワード線デコーダ４ａが活
性化し、ワード線WLに昇圧電圧Ｖ_PPが供給されてそのワ
ード線WLのレベルが立ち上がる。

【００８７】次に、ライトイネーブル信号バーWEが立ち
下がると、入出力回路１２は、外部から入力データＤin
を入力する。そして、入出力回路１２は、データバス線
対DB，バーDBを入力データＤinに対応したレベルに相補
的に変化させる。このデータバス線対DB，バーDBのレベ
ルの変化は、カラムアドレスCAに応じて出力された活性
化信号YSによりオンとなったカラムスイッチ８を介して
選択されたビット線対BL，バーBLに伝達される。そのビ
ット線対BL，バーBLと、昇圧電圧Ｖ_PPが供給されたワー
ド線WLとの交点に接続されたメモリセル３に対して入力
データＤinが書き込まれる。

【００８８】次に、スタンバイ状態になると、各ビット
線対BL，バーBLは、チップイネーブル信号バーCEがＨレ
ベルであるので、プリチャージ回路１１によってそれぞ
れ高電位側電源Ｖccが供給されＨレベルとなる。各ワー
ド線WLには、ロウデコーダ４からスタンバイ電圧Ｖ_STが
供給され、その各ワード線WLはメモリセル３を構成する
トランスファゲート２３，２４のゲート端子に接続され
ている。従って、トランスファゲート２３，２４は、そ
れぞれゲート端子に供給されるスタンバイ電圧Ｖ_STに応
じたオン抵抗となる。すると、トランスファゲート２
３，２４は、図２に示すように、ＮＭＯＳトランジスタ
２１，２２のドレイン端子とビット線対BL，バーBLとの
間に接続された高抵抗２５，２６として動作する。

【００８９】この時、各ビット線対BL，バーBLには高電
位側電源Ｖccが供給されている。従って、ノードＮ１の
電位は、高電位側電源Ｖccと低電位側電源Ｖss間の電位
を、ＮＭＯＳトランジスタ２１のオン抵抗（又はオフ抵
抗）と高抵抗２５とからなる分圧抵抗により分圧された
電位に落ち着く。一方、ノードＮ２の電位は、ＮＭＯＳ
トランジスタ２２のオフ抵抗（又はオン抵抗）と高抵抗
２６とからなる分圧抵抗により分圧された電位に落ち着
く。即ち、トランスファゲート２３，２４は、スタンバ
イ時に従来の高抵抗負荷型メモリセル１５０を構成する
高抵抗１５５，１５６と同様の高抵抗２５，２６として
動作し、その高抵抗２５，２６とＮＭＯＳトランジスタ
２１，２２のオン抵抗（又はオフ抵抗）によりデータが
保持される。

【００９０】従って、従来のＣＭＯＳ型メモリセル１６
０のように、ＰＭＯＳトランジスタ１６１，１６２を設
ける必要がなく、ＮＭＯＳトランジスタ２１，２２とト
ランスファゲート２３，２４のみでデータを保持するこ
とができる。その結果、メモリセル３のメモリセル面積
を従来のＣＭＯＳ型メモリセル１６０のメモリセル面積
に比べて小さくすることができる。

【００９１】この時、スタンバイ電圧Ｖ_STは、モニタ電
圧Ｖmon とリファレンス電圧Ｖrefとが同じ電圧となる
ようにフィードバック制御される。そして、モニタセル
４２を構成するＮＭＯＳトランジスタ７１，７２は、メ
モリセル３を構成するＮＭＯＳトランジスタ２１，２２
と同じ形状に形成され、それらの電気的特性は同じとな
っている。また、リファレンス電圧生成部４４を構成す
るＮＭＯＳトランジスタ７６は、メモリセル３を構成す
るＮＭＯＳトランジスタ２１，２２と同じ電気的特性と
なるように形成されている。即ち、ＮＭＯＳトランジス
タ２１，２２，７１，７２，７６は、それらのしきい値
電圧Ｖthが同じになっている。

【００９２】そして、スタンバイ電圧Ｖ_STは、モニタ電
圧Ｖmon がリファレンス電圧Ｖrefと一致するように制
御されている。そのため、高抵抗２５，２６、即ちトラ
ンスファゲート２３，２４のオン抵抗は、ノードＮ１，
Ｎ２の電位がリファレンス電圧Ｖref （モニタ電圧Ｖmo
n ）となるように制御される。すると、ノードＮ１，Ｎ
２の電位はＮＭＯＳトランジスタ２１，２２のしきい値
電圧Ｖthよりわずかに高い電圧となるので、オンとなっ
たＮＭＯＳトランジスタ２１，２２を介して流れるデー
タ保持電流は最小となる。

【００９３】ところで、従来の高抵抗負荷型メモリセル
１５０を構成する高抵抗１５５，１５６の抵抗値は、プ
ロセスのばらつきや温度変化により、必要なデータ保持
電流が変わってもデータが保持されるように、ある程度
のマージンを持たせた抵抗値として設定されている。一
方、本実施例のＳＲＡＭ１では、メモリセル３を構成す
るＮＭＯＳトランジスタ２１，２２のドレイン電圧が当
該トランジスタ２１，２２のしきい値電圧Ｖthよりわず
かに高い電圧となるように制御したスタンバイ電圧Ｖ_ST
により、トランスファゲート２３，２４を高抵抗２５，
２６として動作させるようにした。従って、トランスフ
ァゲート２３，２４とオンとなったＮＭＯＳトランジス
タ２１，２２を介して流れるデータ保持電流は、従来の
高抵抗負荷型メモリセル１５０に必要なデータ保持電流
に比べて少なくなる。その結果、ＳＲＡＭ１の消費電流
は従来の高抵抗負荷型メモリセル１５０よりなるＳＲＡ
Ｍに比べて少なくなる。

【００９４】データを読み出す場合、図９に示すよう
に、書き込みと同様に、チップイネーブル信号バーCEが
Ｌレベルに立ち下がると、外部から指定されたロウアド
レスRAに基づいて選択されたワード線WLに昇圧電圧Ｖ_PP
が供給されてそのワード線WLのレベルが立ち上がる。す
ると、各ビット線対BL，バーBLは、昇圧電圧Ｖ_PPが供給
されたワード線WLに接続されたメモリセル３に記憶され
たデータに応じたレベルに変化する。

【００９５】このとき、チップイネーブル信号バーCEの
立ち下がりによってカラムアドレスCAによって出力され
た活性化信号YSによって、選択されたビット線対BL，バ
ーBLとデータバス線対DB，バーDBとがカラムスイッチ８
を介して接続される。そして、その選択されたビット線
対BL，バーBLのレベルの変化がデータバス線対DB，バー
DBに伝達される。入出力回路１２は、そのデータバス線
対DB，バーDBのレベルの変化に応じた出力データＤout
を外部へ出力する。

【００９６】以上記述したように、本実施例によれば、
スタンバイ時にトランスファゲート２３，２４のゲート
端子にスタンバイ電圧Ｖ_STを印加して、高電位側電源Ｖ
ccにプリチャージされたビット線対BL，バーBLに接続さ
れた高抵抗２５，２６として動作させるようにした。そ
の結果、メモリセル３をＮＭＯＳトランジスタ２１，２
２、及びトランスファゲート２３，２４により構成する
ことができるので、従来のＣＭＯＳ型メモリセル１６０
に比べてメモリセル面積を小さくすることができる。ま
た、従来の高抵抗負荷型メモリセル１５０と比べた場
合、高抵抗１５５，１５６と高電位側電源Ｖcc、ＮＭＯ
Ｓトランジスタ１５１，１５２と接続するためのコンタ
クトホールなどを形成するための面積の分本実施例のメ
モリセル３のメモリセル面積を小さくすることができ
る。更に、従来の高抵抗負荷型メモリセル１５０の高抵
抗１５５，１５６を省略することができるので、その分
プロセスの工程数を少なくすることができる。

【００９７】また、スタンバイの時に、トランスファゲ
ート２３，２４のゲート端子に印加するスタンバイ電圧
Ｖ_STを制御して、ノードＮ１，Ｎ２の電位をリファレン
ス電圧Ｖref 、即ちＮＭＯＳトランジスタ２１，２２の
しきい値電圧Ｖthよりわずかに高い電圧とするようにし
た。その結果、メモリセル３に流れるデータ保持電流を
最小にすることができるので、従来の高抵抗負荷型メモ
リセル１５０に比べて消費電流を少なくすることができ
る。 （第二実施例）以下、本発明を具体化した第二実施例を
図１２〜図１６に従って説明する。

【００９８】尚、本実施例において、第一実施例と同じ
構成部材については符号を等しくしてその詳細な説明を
省略し、第一実施例と異なる点についてのみ詳述する。
本実施例において、第一実施例と異なる点は、メモリセ
ル３に代えて図１２に示すメモリセル９０が設けられて
いる。そのメモリセル９０の変更にともなって、モニタ
セル制御回路４１に代えて図１６に示すモニタセル制御
回路１１０が設けられ、モニタセル４２に代えて図１４
に示すモニタセル１２０が設けられている。また、リフ
ァレンス電圧生成部４４に代えて図１５に示すリファレ
ンス電圧生成部１３０が設けられている。そして、図４
に示すスタンバイ電圧生成回路７は、スタンバイ電圧Ｖ
_ST1 を生成し出力するようになっている。そのスタンバ
イ電圧Ｖ_ST1 は、スタンバイ時にロウデコーダ４、各ワ
ード線WLを介して各メモリセル９０に供給されるように
なっている。

【００９９】先ず、メモリセル９０について説明する。
図１２に示すように、メモリセル９０は、ＰＭＯＳトラ
ンジスタ９１、ＮＭＯＳトランジスタ９２、及びトラン
スファゲート９３，９４により構成されている。ＰＭＯ
Ｓトランジスタ９１のソース端子は高電位側電源Ｖccに
接続され、ドレイン端子はＮＭＯＳトランジスタ９２の
ゲート端子に接続されている。ＮＭＯＳトランジスタ９
２のソース端子は低電位側電源Ｖssに接続され、ドレイ
ン端子はＰＭＯＳトランジスタ９１のゲート端子に接続
されている。ＰＭＯＳトランジスタ９１のドレイン端子
とＮＭＯＳトランジスタ９２のゲート端子との間のノー
ドＮ６は、トランスファゲート９３を介してビット線BL
に接続されている。ＰＭＯＳトランジスタ９１のゲート
端子とＮＭＯＳトランジスタ９２のドレイン端子との間
のノードＮ７は、トランスファゲート９４を介して反転
ビット線バーBLに接続されている。トランスファゲート
９３，９４はＮＭＯＳトランジスタよりなり、両トラン
スファゲート９３，９４のゲート端子はワード線WLに接
続されている。

【０１００】ビット線対BL，バーBLにはプリチャージ回
路１００が接続されている。プリチャージ回路１００は
一対のＮＭＯＳトランジスタにより構成され、両ＮＭＯ
Ｓトランジスタのゲート端子は互いに接続されるととも
に、チップイネーブル信号バーCEが入力されている。ス
タンバイ状態となってＨレベルのチップイネーブル信号
バーCEが入力されると、両ＮＭＯＳトランジスタはオン
となる。すると、ビット線BLは低電位側電源Ｖssに接続
され、反転ビット線バーBLは高電位側電源Ｖccに接続さ
れる。その結果、ビット線BLはＬレベルに、反転ビット
線バーBLはＨレベルにプリチャージされる。

【０１０１】上記のように構成されたメモリセル９０に
対して、第一実施例と同様にアクティブの時、選択され
たワード線WLにはロウデコーダ４を介して昇圧電圧Ｖ_PP
が供給されている。その昇圧電圧Ｖ_PPはトランスファゲ
ート９３，９４のゲート端子に入力され、そのトランス
ファゲート９３，９４はオンとなる。そして、ビット線
対BL，バーBLは、書き込み動作のときに入力データＤin
に応じたレベルに相補的に変化している。例えば、入力
データＤinに応じてビット線BLがＨレベル、反転ビット
線バーBLがＬレベルとすると、ノードＮ６はＨレベルと
なり、ノードＮ７はＬレベルとなる。すると、ＰＭＯＳ
トランジスタ９１は、そのソース端子がＬレベルとなっ
てオンとなり、ＮＭＯＳトランジスタ９２はそのゲート
端子がＨレベルとなってオンとなる。その結果、入力デ
ータＤinはメモリセル９０に書き込まれる。

【０１０２】次に、スタンバイになると、全てのワード
線WLにはスタンバイ電圧Ｖ_ST1 が供給され、トランスフ
ァゲート９３，９４は、スタンバイ電圧Ｖ_ST1 に応じた
オン抵抗となる。その結果、図１３に示すように、両ト
ランスファゲート９３，９４は、それぞれ高抵抗９５，
９６として動作するようになり、メモリセル９０はＰＭ
ＯＳトランジスタ９１、ＮＭＯＳトランジスタ９２、及
び高抵抗９５，９６により構成される。

【０１０３】このとき、ビット線対BL，バーBLはプリチ
ャージ回路１００によって、それぞれＬレベル（低電位
側電源Ｖss），Ｈレベル（高電位側電源Ｖcc）にプリチ
ャージされている。従って、ノードＮ６は高抵抗９５を
介して低電位側電源Ｖssに接続され、ノードＮ７は高抵
抗９６を介して高電位側電源Ｖccに接続されるのと等価
となる。そして、両ＭＯＳトランジスタ９１，９２がオ
ンであるので、ノードＮ６，Ｎ７は、それぞれＨレベ
ル，Ｌレベルに保持されて、当該メモリセル９０に書き
込まれたデータが保持される。

【０１０４】一方、入力データＤinに応じてビット線BL
がＬレベル、反転ビット線バーBLがＨレベルの場合、ノ
ードＮ６はＬレベルとなり、ノードＮ７はＨレベルとな
る。すると、ＰＭＯＳトランジスタ９１はそのゲート端
子がＨレベルとなってオフとなり、ＮＭＯＳトランジス
タ９２はそのゲート端子がＬレベルとなってオフとな
る。そして、スタンバイになると、トランスファゲート
９３，９４はそれぞれスタンバイ電圧Ｖ_ST1 に応じた抵
抗値の高抵抗９５，９６として動作する。また、ビット
線対BL，バーBLはプリチャージ回路１００によって、そ
れぞれＬレベル，Ｈレベルにプリチャージされ、ノード
Ｎ６は高抵抗９５を介して低電位側電源Ｖssに接続さ
れ、ノードＮ７は高抵抗９６を介して高電位側電源Ｖcc
に接続されるのと等価となる。そして、ノードＮ６の電
位は、ＰＭＯＳトランジスタ９１のオフ抵抗とトランス
ファゲート９３よりなる高抵抗９５との分圧抵抗により
決定される電位に落ち着き、ノードＮ７の電位は、トラ
ンスファゲート９４よりなる高抵抗９６と、ＮＭＯＳト
ランジスタ９２のオフ抵抗との分圧抵抗により決定され
る電位に落ち着く。

【０１０５】このとき、ＰＭＯＳトランジスタ９１のし
きい値電圧をＶtp、ＮＭＯＳトランジスタ９２のしきい
値電圧をＶtnとし、ノードＮ６，Ｎ７の電位をそれぞれ
ＶN6，ＶN7とすると、ＶN6＜Ｖtn，Ｖcc−｜Ｖtp｜＜Ｖ
N7となる。その結果、両ＭＯＳトランジスタ９１，９２
はオフに保持されて当該メモリセル９０に書き込まれた
データが保持される。

【０１０６】尚、アクティブになってメモリセル９０の
保持されたデータを読み出す場合の動作は第一実施例と
同じであるので、説明を省略する。次に、スタンバイ電
圧Ｖ_ST1 の供給、生成について詳述する。

【０１０７】図１６に示すように、モニタセル制御回路
１１０は、第一実施例のモニタセル制御回路４１と比べ
てインバータ回路５２，５３が省略されており、疑似ビ
ット線MBL は低電位側電源Ｖssに接続されている。従っ
て、疑似ビット線MBL は常にＬレベル、疑似ビット線バ
ーMBL 常にＨレベルとなる。そして、第一実施例と同様
に、疑似ワード線MWL は、アクティブのときにＨレベル
となり、スタンバイのときにスタンバイ電圧Ｖ_ST1 が供
給される。

【０１０８】図１４に示すように、モニタセル１２０
は、メモリセル９０と同様に、ＰＭＯＳトランジスタ１
２１、ＮＭＯＳトランジスタ１２２、及びトランスファ
ゲート１２３，１２４により構成されている。また、モ
ニタセル１２０を構成する各トランジスタ１２１，１２
２、トランスファゲート１２３，１２４は、メモリセル
９０を構成する各トランジスタ９１，９２、トランスフ
ァゲート９３，９４とそれぞれ同じ形状に形成されてい
る。従って、モニタセル１２０はメモリセル９０と電気
的特性が同じとなっている。そして、モニタセル１２０
は、ＰＭＯＳトランジスタ１２１のゲート端子とＮＭＯ
Ｓトランジスタ１２２のドレイン端子との間のノードＮ
９からモニタ電圧Ｖmon1を出力する。

【０１０９】図１５に示すように、リファレンス電圧生
成部１３０は、抵抗１３１，１３２により構成され、抵
抗１３１，１３２は、高電位側電源Ｖccと低電位側電源
Ｖssとの間に直列に接続されている。リファレンス電圧
生成部１３０は、抵抗１３１，１３２間のノードＮ１０
から、高電位側電源Ｖccと低電位側電源Ｖss間の電圧を
抵抗１３１，１３２の分圧抵抗による電圧をリファレン
ス電圧Ｖref1として出力する。

【０１１０】抵抗１３１，１３２の値は、抵抗分割によ
りノードＮ１０の電位、即ちリファレンス電圧Ｖref1
が、ＰＭＯＳトランジスタ１２１のしきい値電圧をＶtp
とすると、Ｖref1＞Ｖcc−｜Ｖtp｜となるように設定さ
れている。尚、本実施例では、リファレンス電圧Ｖref1
がＶcc−｜Ｖtp｜をわずかに上回るように設定されてい
る。

【０１１１】第一実施例と同様に、図４に示す差動アン
プ４５は、モニタセル１２０から出力されるモニタ電圧
Ｖmon1と、リファレンス電圧生成部１３０から出力され
るリファレンス電圧Ｖref1とを比較し、その比較結果に
基づいてＰＭＯＳトランジスタ４６がオンオフ制御され
る。そして、ＰＭＯＳトランジスタ４６と抵抗４７間の
ノードＮ５からスタンバイ電圧Ｖ_ST1 が出力される。ス
タンバイ電圧Ｖ_ST1 はロウデコーダ１１０によってスタ
ンバイ時にワード線WLと疑似ワード線MWL に供給され、
そのスタンバイ電圧Ｖ_ST1 に基づいてモニタ電圧Ｖmon1
が生成される。

【０１１２】即ち、スタンバイ電圧Ｖ_ST1 は、モニタ電
圧Ｖmon1が印加されるＰＭＯＳトランジスタ１２１がわ
ずかなオフとなるように制御され、ロウデコーダ１１０
を介してスタンバイ状態のときに各ワード線WLに供給さ
れる。各メモリセル９０を構成するトランスファゲート
９３，９４は、そのワード線WLに供給されるスタンバイ
電圧Ｖ_ST1 によって図１３に示すように抵抗９５，９６
として動作する。従って、メモリセル９０のノードＮ７
の電位は、モニタセル１２０のノードＮ９の電位、即ち
モニタ電圧Ｖmon1と等しくなる。その結果、第一実施例
と同様に、メモリセル９０に書き込まれたデータは、ス
タンバイ時においても保持される。

【０１１３】このとき、メモリセル９０を構成するＰＭ
ＯＳトランジスタ９１は、モニタセル１２０を構成する
ＰＭＯＳトランジスタ１２１と同じ形状に形成されてい
るので、それらのしきい値電圧は同じとなる。これらの
ＰＭＯＳトランジスタ９１，１２１のしきい値電圧をし
きい値電圧Ｖtpとする。そして、メモリセル９０のノー
ドＮ７の電位は、モニタ電圧Ｖmon1と等しい電位、即ち
高電位側電源ＶccとＰＭＯＳトランジスタ１２１のしき
い値電圧Ｖtpとにより、Ｖcc−｜Ｖtp｜よりわずかに高
い電位となる。そして、モニタセル１２０を構成するＰ
ＭＯＳトランジスタ１２１とメモリセル９０を構成する
ＰＭＯＳトランジスタ９１は同じ特性となっている。従
って、オンとなったＰＭＯＳトランジスタ９１とトラン
スファゲート９３よりなる高抵抗９５を介して流れる電
流、即ちデータ保持電流は最小となる。従って、スタン
バイ時の消費電流を抑えることができる。

【０１１４】このように、本実施例においても、第一実
施例と同様に、メモリセル９０をＰＭＯＳトランジスタ
９１、ＮＭＯＳトランジスタ９２、及びトランスファゲ
ート９３，９４により構成することができる。その結
果、第一実施例のＮＭＯＳトランジスタ２１に比べてＰ
ＭＯＳトランジスタ９１の方が素子が占める面積が大き
いのでメモリセル面積が大きくなるものの、従来のＣＭ
ＯＳ型メモリセル１６０に比べてメモリセル面積を小さ
くすることができる。また、スタンバイの時に、データ
を保持するためのデータ保持電流をトランスファゲート
１２３，１２４のゲート端子に印加するスタンバイ電圧
Ｖ_ST1 を制御することにより最小にすることができるの
で、従来の高抵抗負荷型メモリセル１５０に比べて消費
電流を少なくすることができる。 （第三実施例）以下、本発明を具体化した第三実施例を
図１７に従って説明する。

【０１１５】尚、本実施例において、第一実施例と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。図１７に示すように、第一実施例の各メモリ
セル３を構成するＮＭＯＳトランジスタ２１，２２のソ
ース端子は共通接続されるとともに、コンデンサ１４１
の一端に接続され、コンデンサ１４１の他端は低電位側
電源Ｖssに接続されている。コンデンサ１４１は、比較
的大容量となるように形成され、本実施例では１ｎＦ程
度となっている。コンデンサ１４１には並列にＮＭＯＳ
トランジスタ１４２，１４３が接続されている。即ち、
ＮＭＯＳトランジスタ１４２，１４３のドレイン端子
は、ＮＭＯＳトランジスタ１４２，１４３のソース端子
とコンデンサ１４１との間のノードＮ１１に接続され、
ＮＭＯＳトランジスタ１４２，１４３のソース端子は低
電位側電源Ｖssに接続されている。ＮＭＯＳトランジス
タ１４２のゲート端子にはインバータ回路１４４を介し
てチップイネーブル信号バーCEが入力されている。ＮＭ
ＯＳトランジスタ１４３は、ゲート端子とドレイン端子
が互いに接続されている。

【０１１６】スタンバイになると、ＮＭＯＳトランジス
タ１４２のゲート端子にはインバータ回路１４４により
反転されたチップイネーブル信号バーCEが入力されてい
るので、ＮＭＯＳトランジスタ１４２はオフとなる。

【０１１７】例えば、書き込まれた入力データＤinに応
じてＮＭＯＳトランジスタ２１はオン、ＮＭＯＳトラン
ジスタ２２はオフとする。このとき、トランスファゲー
ト２３，２４は、それぞれゲート端子にスタンバイ電圧
Ｖ_STが印加されて、第一実施例の図２に示す高抵抗２
５，２６として動作する。そして、ノードＮ１の電位
は、高抵抗２５とＮＭＯＳトランジスタ２１のオン抵抗
との分圧抵抗によって決定される電位となり、ノードＮ
２の電位は、高抵抗２６とＮＭＯＳトランジスタ２３の
オフ抵抗との分圧抵抗によって決定される電位となる。

【０１１８】このとき、ビット線BLから高抵抗２５（ト
ランスファゲート２３）とオンとなったＮＭＯＳトラン
ジスタ２１を介して流れるデータ保持電流は、コンデン
サ１４１の電極に流れ込み、そのコンデンサ１４１に蓄
えられるので、消費電流とはならない。従って、第一実
施例に比べて更に消費電流を少なくすることができる。

【０１１９】ところで、ＳＲＡＭを製造するためのプロ
セスのマージン等によりスタンバイ電圧Ｖ_STが変動し
て、メモリセル３に流れるデータ保持電流が増加する場
合がある。この場合にも、同様にビット線BLから高抵抗
２５とオンとなったＮＭＯＳトランジスタ２１を介して
流れるデータ保持電流は、コンデンサ１４１の電極に流
れ込み、そのコンデンサ１４１に蓄えられるので、消費
電流とはならない。

【０１２０】ＮＭＯＳトランジスタ１４３はコンデンサ
１４１に蓄えられる電荷により上昇する電位の上限（リ
ミット）を設定するために設けられている。そして、Ｎ
ＭＯＳトランジスタ１４３のしきい値電圧はメモリセル
３を構成するＮＭＯＳトランジスタ２１，２２のしきい
値電圧よりも小さくなるように設定され形成されてい
る。従って、ビット線BL（バーBL）から流れ込むデータ
保持電流によってノードＮ１１の電位が上昇した場合、
ＮＭＯＳトランジスタ２１，２２よりも先にＮＭＯＳト
ランジスタ１４３がオンとなる。

【０１２１】ノードＮ１１の電位がＮＭＯＳトランジス
タ２１，２２のしきい値電圧よりも高くなると、ＮＭＯ
Ｓトランジスタ２１，２２はオンとなる。すると、ノー
ドＮ１，Ｎ２の電位が低くなって、メモリセル３に書き
込まれたデータが破壊される。ＮＭＯＳトランジスタ１
４３がオンになると、コンデンサ１４１からＮＭＯＳト
ランジスタ１４３を介して電流が流れてノードＮ１１の
電位の上昇を制限する。その結果、ノードＮ１１の電位
が、ＮＭＯＳトランジスタ２１，２２がオンするまで上
昇しないので、メモリセル３に書き込まれたデータは破
壊されることなく保持される。次に、アクティブになる
と、ＮＭＯＳトランジスタ１４２のゲート端子には、イ
ンバータ回路１４４により反転されたチップイネーブル
信号バーCE、即ちＨレベルの信号が入力されるので、Ｎ
ＭＯＳトランジスタ１４２はオンとなる。すると、ノー
ドＮ１１はＮＭＯＳトランジスタ１４２を介して低電位
側電源Ｖssに接続され、コンデンサ１４１に蓄えられた
電荷は放電される。その結果、メモリセル３を構成する
ＮＭＯＳトランジスタ２１，２２のソース端子には低電
位側電源Ｖssが印加される。そして、メモリセル３に
は、第一実施例と同様にビット線対BL，バーBLのレベル
の変化によって入力データＤinが書き込まれる。

【０１２２】以上記述したように、本実施例によれば、
第一実施例の効果に加えて、プロセスの変動等によりス
タンバイ電圧Ｖ_STが変化しても、消費電流の増加を抑え
ることができる。

【０１２３】尚、本発明は上記各実施例に限定されるも
のではなく、以下のように実施してもよい。 １）上記各実施例において、メモリセルアレイ２を複数
のブロックに分割し、それらのブロック毎にスタンバイ
電圧生成回路７を設ける。そして、ブロック内に含まれ
るメモリセルに供給するスタンバイ電圧Ｖ_STをそれぞれ
のスタンバイ電圧生成回路７により生成する。この構成
によると、チッ面積が増加するもののスタンバイ時にメ
モリセル３，９０のデータ保持電流を各ブロック毎に制
御可能であるため、チップ内のばらつきによる消費電流
の増大を抑えることができる。

【０１２４】２）上記第三実施例において、リミッタと
なるＮＭＯＳトランジスタ１４３を複数の直列に接続し
たＭＯＳトランジスタにより構成する。すると、ノード
Ｎ１１の電位が上昇するリミットを細かく設定すること
が可能となる。

【０１２５】３）第三実施例において、メモリセルアレ
イ２を複数のブロックに分割し、各ブロックに対応する
コンデンサ１４１を形成する。そして、ブロックに含ま
れるメモリセル３をそれぞれ対応するコンデンサ１４１
に接続して実施する。

【０１２６】４）上記第一実施例において、スタンバイ
時にスタンバイ電圧Ｖ_STに基づいてトランスファゲート
２３，２４がオフとなるように形成して実施する。ま
た、第二実施例においても同様に、スタンバイ時にスタ
ンバイ電圧Ｖ_ST1 に基づいてトランスファゲート９３，
９４がオフとなるように形成して実施する。

【０１２７】５）上記各実施例において、プリチャージ
回路１１，１００を一対のＰＭＯＳトランジスタにより
構成し、両ＰＭＯＳトランジスタのゲート端子に反転し
たチップイネーブル信号バーCEを供給する。

【０１２８】６）上記各実施例において、バイポーラト
ランジスタを用いたＳＲＡＭに応用する。 尚、本明細書において、発明の構成に係る部材は、以下
のように定義されるものとする。

【０１２９】トランジスタとは、電界効果トランジスタ
（ＦＥＴ）及びバイポーラトランジスタを含む。ＦＥＴ
には、ＭＯＳトランジスタのみならず、ＭＩＳ構造の電
界効果トランジスタ（ＦＥＴ）、絶縁ゲート形ＦＥＴ
（ＩＧＦＥＴ）をのみならず、ＪＦＥＴを含む。バイポ
ーラトランジスタではＮＰＮ形トランジスタ、ＰＮＰ形
トランジスタを含む。

【０１３０】

【発明の効果】以上詳述したように本発明によれば、チ
ップ面積を小さくし、かつ消費電流の増加を抑えること
ができるチップ面積の増加を抑えることが可能な半導体
記憶装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明を具体化した第一実施例のメモリセル
の回路図。

【図２】 第一実施例のメモリセルの等価回路図。

【図３】 ＳＲＡＭのブロック回路図。

【図４】 スタンバイ電圧生成回路のブロック回路図。

【図５】 ロウデコーダの一部回路図。

【図６】 第一実施例のモニタセルの回路図。

【図７】 第一実施例のモニタセル制御回路の回路図。

【図８】 第一実施例のリファレンス電圧生成回路の回
路図。

【図９】 読み出し時の動作を説明するための波形図。

【図１０】 書き込み時の動作を説明するための波形
図。

【図１１】 スタンバイ電圧生成回路の動作を説明する
ための波形図。

【図１２】 第二実施例のメモリセルの回路図。

【図１３】 第二実施例のメモリセルの等価回路図。

【図１４】 第二実施例のモニタセルの回路図。

【図１５】 第二実施例のリファレンス電圧生成回路の
回路図。

【図１６】 第二実施例のモニタセル制御回路の回路
図。

【図１７】 第三実施例のメモリセルの回路図。

【図１８】 高抵抗負荷型メモリセルの回路図。

【図１９】 ＣＭＯＳ型メモリセルの回路図。

【符号の説明】

２ メモリセルアレイ ３ メモリセル ４ ロウデコーダ ２１，２２ ＮＭＯＳトランジスタ ２３，２４ トランスファゲート ２５，２６ 負荷抵抗としての高抵抗 ４０ スタンバイ電圧生成回路 ４１，１１０ モニタセル制御回路 ４２，１２０ モニタセル ４３ モニタ電圧生成部 ４４，１３０ リファレンス電圧生成部 ４５ 差動アンプ ４６ ＰＭＯＳトランジスタ ４７ 抵抗 ９１ ＰＭＯＳトランジスタ ９２ ＮＭＯＳトランジスタ ９３，９４ トランスファゲート ９５、９６ 負荷抵抗としての高抵抗 １４１ コンデンサ １４２ ＮＭＯＳトランジスタ １４３ リミットトランジスタとしてのＮＭＯＳトラン
ジスタ BL，バーBL ビット線対 Ｖmon ，Ｖmon1 モニタ電圧 Ｖref ，Ｖref1 リファレンス電圧 Ｖ_ST，Ｖ_ST1 スタンバイ電圧 WL ワード線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−172194（ＪＰ，Ａ) 特開 昭62−3485（ＪＰ，Ａ) 特開 昭61−255592（ＪＰ，Ａ) 特開 平２−183495（ＪＰ，Ａ) 特開 平５−342880（ＪＰ，Ａ) 特開 昭62−76097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/41 - 11/419

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 クロスカップル接続された２つのトラン
   ジスタと、ワード線ＷＬに接続され前記両トランジスタ
   をビット線対にそれぞれ接続するトランスファゲートと
   から構成されたメモリセルを備えたメモリセルアレイ
   と、 ビット線対に接続され、スタンバイ時に該ビット線対を
   プリチャージするプリチャージ回路と、 ワード線に接続され、アクティブ時には外部から指定さ
   れるロウアドレスに基づいて一本のワード線を選択し、
   スタンバイ時には全てのワード線に対して前記トランス
   ファゲートが負荷抵抗として動作するスタンバイ電圧を
   供給するロウデコーダと、 前記メモリセルの実質的にＨレベルまたはＬレベルのノ
   ードの電位と実質的に同じ電位に基づいてトランスファ
   ゲートに供給するスタンバイ電圧を生成するスタンバイ
   電圧生成回路とを備えた半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 スタンバイ電圧生成回路は、前記メモリセルの実質的に
   ＨレベルまたはＬレベルのノードと実質的に同じ電位を
   生成するモニタセルを備え、そのモニタセルを構成する
   トランジスタに供給する電圧が所定の電圧となるように
   スタンバイ電圧を制御するようにした半導体記憶装置。